多種觸發功能的可編程高速數據采集模塊
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1．3 FIFO讀寫數據控制
FIFO存儲器的讀寫是用狀態機來實現的。5個狀態分別為wait、wr_trigger、wr_read、wr_full、read。FIFO控制器流程如圖4所示。模塊開始進入wait狀態等待啟動信號start上升沿，如果start上升沿到來模塊轉到wr_trigger狀態，否則將在wait狀態一直等待；當模塊進入wr_trigger狀態時，FIFO開始寫數據直到滿足觸發模式的預觸發深度，此時的寫時鐘等于采樣時鐘；此后模塊進入wr_read狀態，FIFO開始一邊讀數據一邊寫數據，即一直保持FIFO中存儲的數據是最新A／D轉換數據，此時的讀寫時鐘與采樣時鐘是同頻的。直到觸發信號上升沿的到來，否則FIFO存儲器將一直讀數據和寫數據；當觸發信號上升沿有效時，模塊進入wr_full狀態，FIFO存儲器停止讀數據，開始寫數據，直到FIFO寫滿數據；當FIFO寫滿數據(full=1)以后，模塊轉到read狀態，FIFO開始讀數據并通過通信接口發送到顯示控制界面進行直觀的顯示，直到FIFO為空empty=1，此時讀時鐘為顯示時鐘；FIFO讀數據操作完畢，模塊將一直停留在wait狀態等待下一次采集啟動信號的到來，如此反復執行。本文引用地址：http://www.czjhyjcfj.com/article/194706.htm
1．4 高速數據采集模塊電路設計
AD9057是8位的模數轉換器，可以達到60 MHz的最大采樣頻率。設計中，模塊采用50 MHz的采樣頻率，AD9057帶有2．5V的基準電壓，可以對1 V峰峰值輸入模擬信號進行A／D轉換。通常采用高頻、寬帶運放對模擬信號進行緩沖，本設計中采用AD8041作為放大器，AD9057高速數據采集模塊電路圖電路圖如圖5所示。
2 結論
模塊可以工作在50 MHz的采樣頻率下，并且在模擬信號幅度偏小和有一定干擾的情況下也可以正常地工作。本次設計中采用了VC++6．0編寫的顯示控制界面進行模塊驗證。圖6是數據采集模塊捕捉的頻率為5 MHz、300mVpp交替出現間隔為1 ms的一個脈沖波形圖。
其中，觸發模式選用中間觸發，觸發極性為上升沿，采樣頻率為50 MHz。由此可見，本模塊的技術方案可行，具有靈活簡潔的特點，可以應用在程控儀器和自適應信號采集與處理系統中。
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