基于多路移相時鐘的測頻模塊方案設計

本文根據雷達發射機頻率快速變化的特點，采用目前新型的邏輯控制器件研究新型頻率測量模塊，結合等精度內插測頻原理，對整形放大后的脈沖直接計數，實現對下變頻后單脈沖包絡的載波快速測頻。具有測量精度高，測量用時短的特點，能作為脈沖雷達單脈沖瞬時測頻模塊。

　　1 移相時鐘計數法測頻原理

　　移相時鐘計數法以等精度測頻法為基礎，是一種新的內插技術，其多路同頻但不同相位的時鐘由FPGA內部的PLL產生，然后分別傳送到相應的計數器計數，在實際閘門開啟時段各計數器同時計數;實際閘門關閉后，再將總計數值用于測頻運算。具體方法為：實際閘門作為關鍵邏輯信號，通過全局時鐘布線和4個同步計數器的計數使能端(cnt_ena)相連，作為計數器的計數使能信號;四路時鐘信號作為計數器的計數時鐘，分別和4 個計數器的時鐘端(clk)相連，實現4個計數器對實際閘門脈寬計數，計數器設置為在時鐘上升沿加1計數。設4個計數器的計數值分別為ns1、ns2、 ns3、ns4，假設總計數值為N′s，由于每個計數器計數值的變動都會使N′s的值發生變動，而n21、ns2、ns3、ns4對應的計數時鐘相互有 90°的相位差(Tdk/4計數時間)，則計數值N′s會在每Tdk/4時間增加1。等效于將一路標準計數時鐘進行4倍頻。在一次測量結束后(即實際閘門關閉)，再利用公式計算得到實際閘門脈寬測量值，則等精度測頻公式：

　　對比式(1)和(2)可知，將4個計數器計數值ns1、ns2、ns3、ns4求和運算的結果作為新的計數值進行測頻運算，其測頻結果等效為將標準頻率4倍頻。該結論也可從相對誤差的角度進行說明，由于等精度測頻法的實際閘門和被測信號同步，故式(2)中的Nx不存在量化誤差。而實際閘門和標準時鐘不同步，則N′s存在±1量化誤差。則測頻的相對誤差為：

　　由于計數值N′s幾乎為Ns的4倍，故式(2)所對應的誤差是式(1)對應的1/4。即通過四路移相時鐘測頻的方法，在測量時間和基準時鐘頻率不變的情況下，使測量的相對誤差變為原誤差的1/4，測量精度提高了4倍。若增加移相時鐘的路數，則測量精度會進一步提高。

　　2 新型測頻模塊總體方案設計

　　利用移相時鐘計數法構建中頻瞬時測量模塊來實現頻率的測量，該測頻模塊的測量對象是脈沖雷達接收機下變頻后的中頻信號。總體設計目標是構建一個數字化、綜合化、自動化的測試平臺，能滿足脈內測頻的要求，能進行遠程通信，并有一定的移植型和升級性，建立系統的基本框架如圖1。

　　整個系統的工作機理是：操作人員通過上位機人機界面對該模塊進行參數設置和功能選擇，人機界面的設定值通過串口傳輸到單片機，單片機作為測量模塊的控制部件，控制FPGA完成相應的測量任務，FPGA負責具體測頻算法實現。測試完成后，測試結果通過單片機傳送給上位機人機界面顯示，兩者通過 RS232串口連接。整個設計中FPGA內部的測頻算法電路為核心電路。

　　3 FPGA測頻算法電路設計

　　采用Altera公司StratixII系列EP2S15F484C5型FPGA為核心控制單元。內部的測頻算法電路主要包括PLL輸出時鐘的走線、時序控制單元、數據處理單元。這些單元是實現測頻算法的核心，需要將各單元按相互提供的接口在FPGA內部進行連接，構成完整的測頻模塊，實現等精度測頻功能。輸入信號分別為10 MHz的時鐘信號、脈沖包絡信號和被測信號;輸出信號為時鐘計數值和ns被測信號計數值nx，其原理總框圖如圖2。

　　利用PLL輸出多路計數時鐘，可在FPGA內部通過PLL級聯的方式增大最大倍頻數。首先利用EPLL將恒溫晶振輸入的10 MHz時鐘倍頻到50 MHz，傳輸給FPLL作為FPLL的基準時鐘。FPLL再將輸入時鐘倍頻到400 MHz，并移相、抽頭得到四路移相時鐘。FPLL移相度數設置為：0°、90.0°、180°、270.0°，最終實際度數和設置值一致。由于FPLL周圍布置了4根全局時鐘線，故FPLL的輸出時鐘全部可通過GLOBAL器件進行全局時鐘線布線。