級(jí)聯(lián)信號(hào)處理器的FPGA實(shí)現(xiàn)

摘要：現(xiàn)代通信系統(tǒng)中，數(shù)字化已成為發(fā)展的必然趨勢(shì)，數(shù)字信號(hào)處理則是數(shù)字系統(tǒng)中的重要環(huán)節(jié)。在數(shù)字信號(hào)處理方面提出一種級(jí)聯(lián)信號(hào)處理器的FPGA實(shí)現(xiàn)方案，用以取代昂貴的專用數(shù)字處理芯片。首先對(duì)級(jí)聯(lián)信號(hào)處理器做了理論上的分析，然后進(jìn)行方案比較，最后選擇最佳方案完成FPGA的實(shí)現(xiàn)與仿真。系統(tǒng)的功能和時(shí)序仿真結(jié)果表明，其可正常工作，最高時(shí)鐘可達(dá)50 MHz。
關(guān)鍵詞：CPLD；FPGA；FIR濾波器；級(jí)聯(lián)信號(hào)處理器

0 引 言
在數(shù)字信號(hào)處理領(lǐng)域，濾波器無(wú)疑是個(gè)非常重要的環(huán)節(jié)。而在數(shù)字濾波器中，有限脈沖響應(yīng)(FIR)濾波器因?yàn)槠渚€性相位的特點(diǎn)，應(yīng)用尤為廣泛。實(shí)際應(yīng)用中FIR濾波器分為常系數(shù)FIR濾波器和變系數(shù)FIR濾波器。常系數(shù)FIR濾波器的系數(shù)固定不變，可根據(jù)其特點(diǎn)采用分布式算法進(jìn)行設(shè)計(jì)，故實(shí)現(xiàn)起來(lái)速度快，消耗的資源少。變系數(shù)FIR濾波器的系數(shù)是不斷變化的。當(dāng)前含有變系數(shù)FIR濾波環(huán)節(jié)的芯片普遍存在速度與處理級(jí)數(shù)的矛盾，有效解決此問題具有重要的現(xiàn)實(shí)意義。
隨著片上系統(tǒng)(SOC)時(shí)代的到來(lái)，可編程邏輯器件不僅為FIR濾波器的設(shè)計(jì)提供了一條可行而高效的方法，而且更被廣泛地使用于數(shù)字信號(hào)處理的各個(gè)領(lǐng)域。采用INMOS公司的IMS A100級(jí)聯(lián)型信號(hào)處理器為模板，以FIR濾波器設(shè)計(jì)為核心，用FPGA技術(shù)開發(fā)設(shè)計(jì)級(jí)聯(lián)型信號(hào)處理器，能夠應(yīng)用于數(shù)字FIR濾波、高速自適應(yīng)濾波、相關(guān)和卷積、離散傅里葉變換、脈沖壓縮、線性預(yù)測(cè)編碼語(yǔ)音處理、高速定點(diǎn)矩陣乘法等，有較好的應(yīng)用前景和發(fā)展空間。

1 FIR濾波器結(jié)構(gòu)設(shè)計(jì)
傳統(tǒng)的FIR濾波器橫向結(jié)構(gòu)如圖1(a)所示，為提高系統(tǒng)處理速度，求和單元∑可采用流水線結(jié)構(gòu)。圖中的N階濾波器從系統(tǒng)開始工作到第一個(gè)輸出數(shù)據(jù)有效，需經(jīng)過N個(gè)周期，系統(tǒng)最大速度是由一次乘法和N個(gè)乘法結(jié)果求和運(yùn)算消耗的時(shí)間決定，因而運(yùn)算速度很低。采用流水線結(jié)構(gòu)后，運(yùn)算速度則由一次乘法運(yùn)算決定，運(yùn)算速度得到提高。為了系統(tǒng)結(jié)構(gòu)的有效設(shè)計(jì)，根據(jù)FIR濾波器結(jié)構(gòu)的可逆性，可采用圖1(b)所示的轉(zhuǎn)置結(jié)構(gòu)。

在橫向?yàn)V波器的轉(zhuǎn)置結(jié)構(gòu)中，N個(gè)相同的處理單元級(jí)聯(lián)就組成了濾波器，因此系統(tǒng)能在保證計(jì)算結(jié)果不溢出的前提下，只改變級(jí)聯(lián)處理單元的數(shù)目就能方便地調(diào)整濾波器的級(jí)數(shù)。在t=KT時(shí)，濾波器的輸出為：

實(shí)際應(yīng)用中常常會(huì)用到高階FIR濾波器，但一塊芯片的資源和容量畢竟有限，不能很好地滿足設(shè)計(jì)要求。從圖1(b)所示的結(jié)構(gòu)可以看出，多片F(xiàn)IR濾波器可以級(jí)聯(lián)起來(lái)，構(gòu)成高階FIR濾波器，無(wú)需任何附加邏輯，也不會(huì)降低運(yùn)算速度，同時(shí)保持運(yùn)算精度，故對(duì)比后優(yōu)先選擇圖1(b)的濾波器轉(zhuǎn)置結(jié)構(gòu)。