一種通用SPI總線接口的FPGA設計與實現

一、引言
SPI串行通信接口是一種常用的標準接口，由于其使用簡單方便且節省系統資源，很多芯片都支持該接口，應用相當廣泛。SPI接口的擴展有硬件和軟件兩種方法, 軟件模擬 SPI接口方法雖然簡單方便, 但是速度受到限制，在高速且日益復雜的數字系統中，這種方法顯然無法滿足系統要求，所以采用硬件的方法實現最為切實可行。當前，基于主從處理器結構的系統架構已經成為一種主流（如 DSP+FPGA,MCU+FPGA等），FPGA是在 ASIC的基礎發展出來的，它克服了專用 ASIC不夠靈活的缺點。與其他中小規模集成電路相比，其優點主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據需要配置，對電路的修改和維護很方便。目前， FPGA的容量已經跨過了百萬門級，使得 FPGA成為解決系統級設計的重要選擇方案之一。在這種架構下，應用 FPGA來構建 SPI通信接口是切實可行的。傳統 SPI接口的 FPGA實現往往使用廠家提供的 IP核實現，但是經筆者實踐發現，這種方法雖然能夠滿足基本 SPI通信要求而且速度比較快，但是設計不夠靈活，不利于功能擴展，例如用戶無法知道其內部工作狀況，控制信號時序復雜等，用戶使用時往往覺得困難，另外，該 IP核不是免費的。基于此，本文將提出一種新的基于 FPGA的 SPI接口設計方法。
二、SPI總線原理
SPI總線由四根線組成:串行時鐘線(SCK),主機輸出從機輸入線(MOSI),主機輸入從機輸出線(MISO),還有一根是從機選擇線(SS),它們在與總線相連的各個設備之間傳送信息。
SPI總線中所有的數據傳輸由串行時鐘SCK來進行同步,每個時鐘脈沖傳送1比特數據。SCK由主機產生,是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數據的傳輸。CPOL=“0”表示 SCK的靜止狀態為低電平,CPOL =“1”則表示SCK 靜止狀態為高電平。時鐘相位(CPHA)可以用來選擇兩種不同的數據傳輸模式。如果 CPHA =“0”,數據在信號 SS聲明后的第一個 SCK邊沿有效。而當 CPHA=“1”時, 數據在信號 SS聲明后的第二個 SCK邊沿才有效。因此,主機與從機中 SPI設備的時鐘相位和極性必須要一致才能進行通信。
SPI可工作在主模式或從模式下。在主模式,每一位數據的發送接收需要 1次時鐘作用，而在從模式下, 每一位數據都是在接收到時鐘信號之后才發送接收。 三、設計原理
本系統用硬件描述語言 VHDL描述，可 IP復用的通用結構。 1、典型應用
SPI接口的典型應用如圖 1所示。微處理器與從設備通過發送指令的方式實現雙向數據傳輸。