基于FPGA的PPM調制解調系統設計
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整個系統在Quartus 8．0平臺進行仿真，圖4為PPM調制仿真圖。ser_in為串行輸入的數據，parr為串／并轉換后的并行數據，data_out即為PPM調制后的輸出信號，從圖中可以看到PPM調制正確。為了更好地展現程序逐漸同步的原理，選擇從4-PPM信號中恢復幀同步，如圖5所示，從仿真中，不難看出幀同步輸出framclk_out逐漸同步的過程。本文引用地址：http://www.czjhyjcfj.com/article/191649.htm
圖6為PPM解調仿真圖，圖7為系統整體仿真，即串行輸入數據經PPM調制后，解調程序從已調信號中提取幀同步，并解調出原有串行輸入數據，從圖7中看到串行輸入數據與串行輸出數據之間存在一定的延遲，一方面是因為硬件系統自身存在延遲，更主要的原因是由于在PPM調制時，比較器需等待第一次串／并轉換完成再進行比較，并輸出PPM信號，而解調是在基于調制后PPM信號進行的，從而導致了仿真中的延遲，但在實際運用中這個延遲并不存在。
5 結語
用Verilog HDL語言設計完成了基于FPGA的PPM調制解調系統，并在Quartus 8平臺上對調制過程、幀同步過程和解調過程以及整個系統進行功能仿真和時序仿真，從仿真中可以看出整個系統達到了預期的目標，能夠高效穩定地完成PPM調制與解調過程，為將來的實用化打下了基礎。但另一方面，也在仿真中發現幀同步時間偏長，需要進一步改進。
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