基于FPGA的IRIG-B(DC)碼產生電路設計

摘要：提出了一種IRIG-B(DC)碼產生電路的設計方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段數碼管、晶體振蕩器和MAX3232E等器件構成硬件電路、使用VHDL語言設計IRIG-B直流時間碼的軟件。為了設置和觀察，使用8段數碼管、撥碼開關和按鍵來顯示、修改和設置天、時、分、秒等時間信息。仿真和試驗結果表明，該設計可以產生標準的IRIG-B(DC)碼時間脈沖序列。
關鍵詞：IRIG-B(DC)碼；FPGA；VHDL

在測控系統中，時統信息不僅是各個分系統工作的基礎。也是有些分系統進行測控時推算彈道和其他復雜運算必不可少的信息，IRIG-B時間碼作為一種重要的時間同步傳輸的方式，成為時統設備首選的標準碼型。IRIG全稱Inter-Range Instrumentation Group(靶場間測量儀器組)。IRIG串行時間碼，共有6種格式。即IRIG-A、B、D、E、G、H，IRIG-B(DC)碼又分為DC和AC碼，DC碼的接口通常采用TTL接口和RS422(V．11)接口。

1 IRIG-B(DC)碼介紹
IRIG-B(DC)碼的時幀速率為1幀／s；可傳遞100信息位，每個信息位寬度10 ms，稱為一個碼元，每10個碼元為l組。每幀有一個高電平寬度8 ms、低電平寬度2 ms的起始碼元PR和結束碼元P0，PR和P0之間有P1、P2、…，P9標志碼元，標志碼元之間包含秒、分、時、天和控制功能等信息，碼元高電平寬度5 ms代表二進制的“l”，高電平寬度2 ms代表二進制的“0”，IRIG-B(DC)碼的示意圖如圖l所示。

2 系統硬件電路設計
本設計的硬件電路如圖2所示，采用Altera低功耗、低成本Cyclone FPGA系列的EPlC6T144，總引腳數144．I／O引腳數98，有3種配置方式，分別為AS方式、PS方式和JTAG方式，本設計采用AS方式，當使用AS方式時，必須將FPGA EPlC6T144的MSEID和MSELl這2個引腳接到低電平，即為邏輯的00，AS方式還需與一片串行配置器件并用，本設計采用低成本的Ahera公司的EPCSlSl8，具體連接如圖2所示，采用這種方式上電后可直接通過下載電纜對FPGA進行編程，使用靈活方便。在設計時注意引腳上的上拉電阻和下拉電阻必須連接上。

晶體振蕩器采用10 MHz晶振，將晶振的SCLK輸出引腳與EPlC6T144的CLK0輸入引腳連接，檢測晶振信號脈沖的上升沿并進行計數，以此計數作為時間基礎。