高性能FPGA中的高速SERDES接口

引言　

串行接口常用于芯片至芯片和電路板至電路板之間的數據傳輸。隨著系統的帶寬不斷增加至多吉比特范圍，并行接口已經被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是獨立的ASSP或ASIC器件。在過去幾年中已經看到有內置SERDES 的FPGA器件系列。這些器件對替代獨立的SERDES器件很有吸引力。然而，這些基于SERDES的FPGA往往價格昂貴，因為它們是高端（因而更昂貴） FPGA器件系列的一部分。萊迪思半導體公司在這一領域一直是先驅者，已經推出了兩款低成本帶有SERDES的 FPGA器件系列，在2007年推出了LatticeECP2M，最近又推出了 LatticeECP3 。ECP2M和ECP3 FPGA為設計者提供了兩全其美的產品：一種高性能、低成本具有內置高性能SERDES 的FPGA。這些器件為設計人員提供一個低成本綜合平臺，以滿足他們設計下一代產品的需求。萊迪思還為客戶提供了高性能具有SERDES的FPGA器件系列LatticeSC /M，芯片上擁有額外的ASIC IP。

　　萊迪思的SERDES設計超過了各種常用協議規定的嚴格的抖動和驅動需求。 LatticeECP2M和LatticeECP3的低成本、高性能帶有SERDES功能的FPGA系列為用戶設計下一代系統提供了一個很好的平臺。器件的一些亮點如下：

• 低功耗：工作于3.2Gbps的速率時，每個通道功耗額定為90mW 。
• 針對芯片至芯片和小型背板（不超過40英寸的FR - 4 ），能可靠傳輸和恢復串行信號。
• 嵌入式物理編碼子層塊，支持流行的串行協議，如1吉比特以太網，10吉比特以太網（ XAUI ）、PCI Express 、Serial RapidIO SMPTE 。
• 支持無線協議，如CPRI 、OBSAI等，包括用于實現多跳的一個低延遲變化選擇。
• 靈活的SERDES模塊 ：多個標準/協議可以混合于單個模塊中。
• 針對低成本器件系列，它提供業界領先的結構和IO性能的高性能、低成本、低功耗FPGA 。
• 輔以業界領先的軟件，知識產權核和評估平臺，能夠實施完整的解決方案的設計。

　　SERDES結構

　　SERDES主要由物理介質相關（ PMD）子層、物理媒介附加（PMA）子層和物理編碼子層（ PCS ）所組成。PMD是負責串行信號傳輸的電氣塊。PMA負責串化/解串化，PCS負責數據流的編碼/解碼。在PCS的上面是上層功能。針對FPGA 的SERDES ，PCS提供了ASIC塊和FPGA之間的接口邊界。

圖1 串行協議棧的功能劃分