基于FPGA的LVDS接口應用

摘要 介紹了LVDS技術的原理，對LVDS接口在高速數據傳輸系統中的應用做了簡要的分析，著重介紹了基于FPGA的LVDS_TX模塊的應用，并通過其在DAC系統中的應用實驗進一步說明了LVDS接口的優點。
關鍵詞 LVDS；FPGA；高速數據傳輸；PLL；AD9735

介紹了基于FPGA的LVDS模塊的應用，實現了將數據通過FPGA(Ahera StratixII EP2S90)的LVDS發送模塊的傳輸，以640 Mbit·s-1數據率送至DAC電路。

1 LVDS技術簡介
LVDS，即Low-Voltage Differential Signaling低壓差分信號，是由美國國家半導體公司于1994年提出的一種信號傳輸模式，在滿足高數據傳輸率的同時降低了功耗，運用LVDS技術可使數據速率從幾百Mbit·s-1到2 Gbit·s-1。
LVDS傳輸方式的原理是用一對線傳輸一個信號，一條傳輸正信號，另一條傳輸相反電平并且在接收端相減，可以將走線上的共模噪聲消除。因為兩根信號的極性相反，所以對外輻射的電磁場可以相互抵消，耦合越緊密，互相抵消的磁力線越多，泄露到外界的電磁能量就越少。
LVDS接口也稱RS-644總線接口，運用LVDS傳輸技術，采用極低的電壓擺幅高速差動傳輸數據，具有低功耗、低誤碼率、低串擾和低輻射等特點，可使用銅質PCB連線傳輸或平衡電纜。LVDS在對信號完整性、低抖動及共模特性要求較高的系統中的應用越來越廣泛。目前LVDS技術規范有兩個標準：一個是TIA／EIA的ANSI／TIA／EIA-644標準；另一個是IEEE1596．3標準。

2 基于FPGA的LVDS接口發送模塊
采用Stratix II系列的EP2S90F1020C3FPGA，其支持高速LVDS接口，在Quartus II軟件中可以調用其宏功能模塊Altlvds_tx，即LVDS接口發送模塊。此模塊將以并行方式輸入的TTL電平數據信號轉換成串行的LVDS信號輸出。
2．1 Altlvds_tx發送模式

將LVDS模塊設置為發送模式，即將左端輸入的并行tx_in信號轉化為串行的tx_out信號輸出，并且設置通道數和串行化因子，在這里，通道數即為輸出數據的位數，而串行化因子表示將輸入數據分幾次輸出。例如輸入為96位的并行數據，設置為24 channels×4，表示輸出串行的24位數據，分4次輸出，若輸入數據時鐘為160 MHz，則輸出的數據率為4倍，即640 Mbit·s-1，并且可以輸出640 MHz的數據時鐘。在綜合設置頁面中，沒有選中“Implement Serializer／Deserializer Circuitry In Logic Cells”，就表示用到了LVDS Serdes硬核。圖2所示數據率為640Mbit·s-1，輸出時鐘為640MHz。

需要注意的是，Altlvds發送模塊在對數據進行并轉串輸出時，會對輸入數據的順序進行重新排列，例如：輸入8位并行數據，設置2 channels×4，則輸入數據分為2組即2個通道，每組4 bit，如圖3所示。

從圖3可以看出，8位輸人數據分為2個通道，每個通道4 bit，輸出數據時，第一個輸出的2 bit數為第一個通道的最高位和第二個通道的最高位分別作輸出的高位和低位，第二個輸出的數為第一個通道的次高位和第二個通道的次高位組合，以此類推。
當設置的串行化因子為2時，Altivds_tx模塊會自動變成DDR工作模式。