捷聯(lián)慣性組合導(dǎo)航系統(tǒng)的工程設(shè)計(jì)
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2．2 導(dǎo)航解算模塊
導(dǎo)航解算模塊是捷聯(lián)慣性組合導(dǎo)航系統(tǒng)的核心。該部分的功能主要完成姿態(tài)矩陣的即時(shí)修正、位置姿態(tài)信息的求取和卡爾曼濾波等運(yùn)算。要求導(dǎo)航計(jì)算機(jī)對(duì)浮點(diǎn)數(shù)據(jù)的處理能力強(qiáng)，并且整個(gè)導(dǎo)航計(jì)算中涉及大量的矩陣計(jì)算，運(yùn)算量較大。PC104采用中斷機(jī)制工作，需要處理FPGA數(shù)據(jù)準(zhǔn)備好中斷請(qǐng)求、導(dǎo)航計(jì)算、濾波計(jì)算。
2．3 FPGA和PC104之間的通信
設(shè)計(jì)采用兩個(gè)控制器結(jié)構(gòu)，PC104要進(jìn)行導(dǎo)航解算，就要將FPGA采集處理后的數(shù)據(jù)接收。若通過FIFO來傳遞數(shù)據(jù)，由于FIFO的先進(jìn)先出原則，則存在一個(gè)采用頻率和解算速率的配合問題。而系統(tǒng)又要求較好的實(shí)時(shí)性，即每次要進(jìn)行解算都能立即得到最新的實(shí)時(shí)數(shù)據(jù)。雙口RAM方式無論是通信速率還是硬件實(shí)現(xiàn)的難易程度上都是處理器問高速通信的最佳選擇。系統(tǒng)采用雙口RAM實(shí)現(xiàn)FPGA和PC104之間的數(shù)據(jù)共享。本文引用地址：http://www.czjhyjcfj.com/article/190720.htm
雙口RAM存儲(chǔ)器具有兩套獨(dú)立的讀寫控制線、地址線和數(shù)據(jù)線。可以自由訪問，互不干擾。用FPGA實(shí)現(xiàn)雙口RAM的功能可以較好地解決并行性和速度問題，而且其靈活的可配置特性使得基于FPGA的雙口RAM易于進(jìn)行修改、測(cè)試及系統(tǒng)升級(jí)，可降低設(shè)計(jì)成本，縮短開發(fā)周期，減小了導(dǎo)航計(jì)算機(jī)的體積。因此本設(shè)計(jì)直接采用FPGA構(gòu)建雙口RAM，同時(shí)進(jìn)行讀寫操作控制。PC104總線上的I／O地址范圍為0000H～FFFFH，選取地址段0200H～027FH作為雙口RAM的地址段，共128個(gè)地址單元。FPGA與PC104引腳電平不同，F(xiàn)PGA的I／O口供電電壓為3．3 V，PC104的總線為5 V TTL電平。因此，為使系統(tǒng)安全穩(wěn)定地工作，需要一個(gè)電平轉(zhuǎn)換器件。在PC104和FPGA之間使用起電平轉(zhuǎn)換作用的CPLD，同時(shí)由它產(chǎn)生地址譯碼電路。
3 軟件設(shè)計(jì)
軟件設(shè)計(jì)以滿足導(dǎo)航參數(shù)解算為主，采集模擬的慣性測(cè)量器件及GPS數(shù)據(jù)，通過雙CPU之間的軟硬件形成呼叫和應(yīng)答機(jī)制。由FPGA負(fù)責(zé)加速度計(jì)和陀螺儀輸出信息的采集及數(shù)據(jù)處理，采用FPGA接收讀取GPS的數(shù)據(jù)；PC／104工控機(jī)負(fù)責(zé)對(duì)FPGA采集到的數(shù)據(jù)進(jìn)行解算。對(duì)控制采樣及數(shù)據(jù)處理模塊的軟件設(shè)計(jì)主要是控制A／D轉(zhuǎn)換，構(gòu)建內(nèi)部存儲(chǔ)器、數(shù)字濾波器和串行接口等，采用硬件描述語(yǔ)言Verilog HDL。組合系統(tǒng)的解算由PC104完成，對(duì)PC104的軟件設(shè)計(jì)采用C語(yǔ)言在DOS系統(tǒng)下在Turbo C中編寫，導(dǎo)航解算應(yīng)有不同的解算周期。因此，導(dǎo)航計(jì)算機(jī)系統(tǒng)軟件設(shè)計(jì)分為FPGA軟件和PC／104主控系統(tǒng)軟件兩部分。
評(píng)論