8 bit 800 Msps高速采樣保持電路的設計
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本設計采用BiCMOS工藝，提供了0．35μm的CMOS和46 GHz fT的SiGe HBT。用Cadence Spectre仿真，電源電壓為3．3 V，功耗為44 mW。為了減小基座誤差，采用兩相非重疊時鐘，時鐘擺幅為400 mV，如圖4所示。本文引用地址：http://www.czjhyjcfj.com/article/188972.htm
圖5是在相干采樣、每周期只采樣2個點的最嚴酷情況下的采樣包絡圖，輸入信號幅度為1 Vpp，輸入頻率為387．5 MHz，采樣頻率為800 MHz。此時仿真法得出的SFDR為一52．8 dB，如圖6所示。THD為一50．4 dB。
4 結語
設計了一種基于BiCMOS工藝的高速采樣保持電路，該工藝提供了O．35μm的CMOS和46 GHz fT的SiGe HBT。電路中使用了差分開關射極跟隨器，使電路結構較為簡單并且可以用于中精度、高速ADC。在Cadence Spectre環境下進行仿真，當輸入信號為387．5 MHz，1 Vpp的正弦波，采樣速率為800Msps時，該采樣保持電路的SFDR達到一52．8 dB，THD達到一50．4 dB，對應于8 bit的分辨率；在3．3 V電源電壓下的功耗為44 mW。
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