推拉輸出電路的動態功耗

設計者經常僅僅根據所接負載的直流輸入電流要求，冒險使推拉輸出電路的負載達到它的最大直流扇出能力。特別是當設計CMOS總線時這一想法尤其具有誘惑力，因為此時理論上的扇出能力是無限的。實際上重負載的總路線結構會帶來兩個缺點，上升時間將會減慢，而且驅動器件的功耗將會提高。

下例是一個重負載CMOS總線的實際上升時間和功耗計算的例子。

例：CMOS總線的性能

我們正為一臺并行計算機的共享存儲器子系統構造一個大型總線，如圖2.8所示。總線連接著20個小的CPU，其中任何一個都可能存取這個8位的隨機訪問存儲器（RAM）。整個系統裝配在一個大的電路板上。

該總線是通過阻抗可控的50歐印刷電路走線來實現的，走線長度為10IN。圖2.8顯示出總線的傳播長度遠遠小于74HCT640門電路上的上升時間，因此在總線的兩端都沒有使用端接器。

根據直流扇出系數，我們預期每個總路線驅動器應該能夠很容易地驅動其他20個電路。已知每個收發器的最大傳播延遲為9NS，我們計劃使總線運行在30NS的周期上（33MHZ）。

為了檢驗這一設計，計算出每一條印刷線路負載電容，并分別與三態輸出的驅動阻抗相比較，計算出總線的RC上升時間。最后計算每個驅動器內的功耗。

負載電路

當每個驅動器轉換到關閉（OFF）狀態時，仍然存在負載電容。每個驅動器的這一I/O負載電容在手冊中都被制造商標明為10PF。我們有20個負載，所以負載電容總共為200PF。加上底板印刷線路的電容2PF/IN，可以得到：

74HCT640的輸出電阻

在SIGNETICS的高速CMOS數據手冊上列出了以下指標（兩個驅動晶體管中上端的情況是最差的）：

VCC=4.5V

VOH=3.84V

I輸出=6.0MA