基于CMOS工藝的新型集成運算放大器設計

集成電路，即integrated circuit，這是一種微型電子器件或部件，按功能可劃分為數字和模擬兩大類。而模擬集成電路一般用于模擬信號的產生和處理，有很多種種類，比如集成運算放大器、集成鎖相環、集成功率放大器、集成數模和模數轉換電路等。其中集成運算放大器是應用最廣泛、品種與數量最多、在技術功能上通用型最大的一種線性集成電路。本文介紹了一種基于CMOS工藝的新型集成運算放大器設計。

近年來，隨著微電子技術的快速發展，其在通信和計算機系統等方面都有了較快的發展和廣泛的應用。傳統的雙極技術雖然具有多種優點，但是其功耗和集成度卻不能適應現代VLSI技術發展的需要。無論是單一的CMOS，還是單一的雙極技術都不能滿足VLSI系統多方面性能的要求。只有將這兩種技術融合在一起，才是VLSI發展的必然產物，本文介紹的新型集成運算放大器設計就是基于這種思想。

一、電路圖設計

本文基于MCNC 0.5 μm CMOS工藝線設計了BiCMOS器件，其集成運算放大器由輸入級、中間級、輸出級和偏置電路4部分組成。

輸入級由CMOS差分輸入對即兩個PMOS和NMOS組成;中間級為CMOS共源放大器;輸出級為甲乙類互補輸出。圖1為CMOS差分輸入級，可作為集成運算放大器的輸入級。NMOS管M1和M2作為差分對輸入管，它的負載是由NMOS管M3和M4組成的鏡像電流源;M5管用來為差分放大器提供工作電流。M1管和M2管完全對稱，其工作電流IDS1和IDS2由電流源Io提供。

輸出電流IDS1和IDS2的大小取決于輸入電壓的差值VG1-VG2。IDS1和IDS2之和恒等于工作電流源Io。假設M1和M2管都工作在飽和區，那么如果M1和M2管都制作在孤立的P阱里，就沒有襯偏效應，此時VTN1=VTN2=VT。忽略MOS管溝道長度的調制效應，差分對管的輸入差值電壓VID可表示為：

M2管和M4管構成CMOS放大器，兩個管子都工作在飽和區，其電壓增益等于M2管的跨導gM2和M2，M4兩管的輸出阻抗并聯的乘積，即：

式(4)表明，該集成運算放大器設計中CMOS差分放大器具有較高的增益。該增益隨電流的減少而增大;隨MOS管寬長比的增加而增高;隨兩只管子溝長高調制系數λ的減少而增加，所以設計時，應盡可能增加溝道長度，減小λ值，以此來提高CMOS的增益。偏置電路用來提供各級直流偏置電流，它由各種電流源電路組成。圖2為加上偏置電路的CMOS差分放大器。

圖2中，M5管為恒流源，用于為差分放大器提供工作電流;M6和M7管為恒流源偏置電路，用于為M5提供工作電流。其中，基準電流為;

圖3為輸出級的最終結果，其中M6，M7，M10為偏置，Q4，Q5用來減小交越失真，Q1為輸出級的緩沖級。

二、 電路仿真

Aod是在標稱電源電壓和規定負載下，運算放大器工作在線性區，低頻無外部反饋時的電壓增益，Aod的值越大越好。圖4為輸入端V+的電壓波形。由圖可見V+的峰峰值為200 nV，輸入端V-的電壓為0。圖5為輸出波形(在Q3的集電極輸出)。

由圖5可見，輸出電壓的峰峰值為：

因此開環差模電壓增益為：

三、 版圖設計

該集成運算放大器設計采用的是以CMOS工藝為基礎的BiCMOS兼容工藝。首先以外延雙阱CMOS工藝為基礎，在N阱內增加了N+埋層和集電極接觸深N+注入，用以減少BJT器件的集電極串聯電阻阻值，以及降低飽和管壓降;其次用P+區(或N+區)注入，制作基區;再者發射區采取多晶硅摻雜形式，并與MOS器件的柵區摻雜形式一致，制作多晶硅BJT器件。由此可見，這種高速BiCMOS制造工藝原則上不需要增加其他的重要工序。

由于基準電路不易調整，在設計版圖時將基準部分外接。基于0.5μm CMOS工藝的運算放大器版圖如圖7所示。

以上就是小編為您介紹的基于CMOS工藝的新型集成運算放大器設計，該運算放大器結合了CMOS工藝的一些優點，具有驅動力強的特點。通過將該放大器在Tanner Por軟件平臺上完成電路圖的繪制、仿真，并在MCNC 0.5μm CMOS工藝線上完成該電路的版圖設計，經試驗，運算放大器的參數都達到了設計要求。

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