基于Ansoft仿真分析的SSN解決方案探討

電源完整性PI(Power Integrity)是指由于開關器件數目不斷增加，供電電壓不斷減小，電源輸出產生波動，從而影響芯片的工作狀態和輸出信號的質量。因此，除了分析信號完整性中的反射、串擾以及EMI之外，如何獲得穩定可靠的電源系統成為一個新的重點研究方向。
PI(Power Integrity)和SI(Signal Integrity)不可分割，以往的EDA仿真工具在進行信號完整性分析時，一般都是簡單地假設電源絕對處于穩定狀態，但是這與實際情況是不符合的，新一代的信號完整性仿真必須建立在可靠的電源完整性基礎之上。由于電源完整性不僅強調電源供給的穩定性，還包括在實際系統中總與電源密不可分。因而如何減少地平面的噪聲也是電源完整性中需要討論的一部分。本文主要就解決信號完整性問題中如何減小SSN做了探討。
1 增加退耦電容抑制SSN
本文以一個從Ansoft公司網站下載的，用于數字信號處理研究的電路板的設計為例說明增加退耦電容抑制SSN的過程。
電路板的電源層和地層的大小為22.86 cm×15.24 cm。電源層和地層都是厚度為0.037 mm的銅皮層，中間走線層為第3層至第6層，表面（SURFACE）是封裝焊盤，第2層和第7層分別是地層和電源層。
為了理解對電路板的設計，首先考慮電路板的裸板(未安裝器件)特性。根據電路板上高速信號的上升時間Tr=0.17 ns，可得截止頻率，經測量可知所用電路板上所關注的PAL22V10_SMSOCKETAMDU17芯片會在1 ns內產生0.2 A的輸入電流變化。在如此短時間內產生大電流變化將會使電路板產生各種模式的諧振，導致電源層和地層電壓的不均勻。
在3 GHz頻域范圍內仿真裸板的諧振特性。具體作法為在板子的一側電源和地之間加一個0.1 Ω的電阻，等效VRM作用。在U17芯片的中間位置加一個port，連接電源和地層，頻率范圍為1 MHz～3 GHz。經測試此時的裸板Z參數圖如圖1所示。

由圖1中可知一個諧振點為0.08 GHz，從0.08 GHz開始掃頻到3 GHz，部分諧振點和對應的電源/地之間電壓分布如圖2所示。

由圖2可知，電路板會諧振于許多不同的頻率點。通過仿真可以得到：分別在0.324 GHz和0.793 GHz的諧振模式下，前者在U17芯片中心處電源層和地層的電壓差變化為零，而后者不為零。
可以將短時間內產生的大量電流變化的器件放置于零壓差變化點，從而避免電路板產生低頻諧振模式。
盡管器件的布局與放置的位置有助于減小電源完整性的問題，但它們并不能解決所有的問題。首先，不可能將所有的關鍵器件都放在電路板的中心，通常情況下，器件放置的靈活性是有限的；其次，在任何給定的位置總會有一些諧振模式被激發。如圖3所示，“o”曲線顯示的是當位于電路板中心處的芯片從電源平面吸入電流時引起的諧振現象；“－”曲線表示將芯片放置偏移中心位置時的響應。從中看出若將芯片放置在沿某一坐標軸偏移中心位置時，其他的諧振模式將被激發。成功設計電路板的PDS（電源分配系統）的關鍵在于在合適的位置增加退耦電容，以保證電源的完整性和在足夠寬的頻率范圍內地彈噪聲足夠小。

為了保證高速器件的正確動作，應該消除電壓的波動，保持低阻抗的電源分配路徑。為此，需要在電路板上增加退耦電容來將高速信號在電源層和地層上產生的噪聲降至最低。電容數量、每一個電容的容值、在電路板上合適的位置都是需要嚴格定義的。
U17芯片在1 ns的上升沿吸入0.2 A的電流，此時電源電壓會暫時降低（壓降），而地平面電壓會暫時被拉高（地彈）。其變化幅度取決于電路板的阻抗和芯片偏置管腳處用于提供電流的退耦電容。
由于電流的瞬變值為0.2 A，電壓的瞬變值由V=Z×I決定，Z是從芯片端等效的阻抗，圖4所示為本文所用電路板的阻抗分布圖。為了避免電壓的尖峰波動，在從直流到信號帶寬的頻率范圍內，Z值必須低于某一門限值Ztarget， Ztarget變化幅度取決于電路板的阻抗和芯片偏置管腳處的用于提供電流的退耦電容；為了避免電壓的尖峰波動，在從直流到信號帶寬的頻率范圍內，Z值必須低于某一門限值。圖4中虛線部分即為PDS阻抗應該滿足的目標區域。

在該設計中，為了保持電源的完整性，電源/地的電壓波動必須保持在標準值3.3 V的5%以內。因此噪聲不能大于0.05×3.3 V=165 mV。可以據此按照歐姆定律計算出PDS的最大阻抗Ztarget=165 mV/0.2 A=0.825 Ω。