時域時鐘抖動分析（一）

新型的高速 ADC 都具備高模擬輸入帶寬（約為最大采樣頻率的 3 到 6 倍），因此它們可以用于許多欠采樣應用中。ADC 設計的最新進展極大地擴展了可用輸入范圍，這樣系統設計人員便可以去掉至少一個中間頻率級，從而降低成本和功耗。在欠采樣接收機設計中必須要特別注意采樣時鐘，因為在一些高輸入頻率下時鐘抖動會成為限制信噪比 (SNR) 的主要原因。

本系列文章共有三部分，“第 1 部分”重點介紹如何準確地估算某個時鐘源的抖動，以及如何將其與 ADC 的孔徑抖動組合。在“第 2 部分”中，該組合抖動將用于計算 ADC 的 SRN，然后將其與實際測量結果對比。“第 3 部分”將介紹如何通過改善 ADC 的孔徑抖動來進一步增加 ADC 的 SNR，并會重點介紹時鐘信號轉換速率的優化。

采樣過程回顧

根據 Nyquist-Shannon 采樣定理，如果以至少兩倍于其最大頻率的速率來對原始輸入信號采樣，則其可以得到完全重建。假設以 100 MSPS 的速率對高達 10MHz 的輸入信號采樣，則不管該信號是位于 1 到 10MHz 的基帶（首個Nyquist 區域），還是在 100 到 110MHz 的更高 Nyquist 區域內欠采樣，都沒關系（請參見圖 1）。在更高（第二個、第三個等）Nyquist 區域中采樣，一般被稱作欠采樣或次采樣。然而，在 ADC 前面要求使用抗混疊過濾，以對理想 Nyquist 區域采樣，同時避免重建原始信號過程中產生干擾。

圖 1 100MSPS 采樣的兩個輸入信號顯示了混疊帶來的相同采樣點

時域抖動

SNRJitter[dBc]=-20×log(2π×fIN×tJitter)(2)

正如我們預計的那樣，利用固定數量的時鐘抖動，SNR 隨輸入頻率上升而下降。圖 4 描述了這種現象，其顯示了 400 fs 固定時鐘抖動時一個 14 位管線式轉換器的 SNR。如果輸入頻率增加十倍，例如：從 10MHz 增加到 100MHz，則時鐘抖動帶來的最大實際 SNR 降低 20dB。

如前所述，限制 ADC SNR 的另一個主要因素是 ADC 的熱噪聲，其不隨輸入頻率變化。一個 14 位管線式轉換器一般有 ~70 到 74 dB 的熱噪聲，如圖 4 所示。我們可以在產品說明書中找到 ADC 的熱噪聲，其相當于最低指定輸入頻率（本例中為 10MHz）的 SNR，其中時鐘抖動還不是一個因素。

讓我們來對一個具有 400 fs 抖動時鐘電路和 ~73 dB 熱噪聲的 14 位 ADC 進行分析。低輸入頻率（例如：10MHz 等）下，該 ADC 的 SNR 主要由其熱噪聲定義。由于輸入頻率增加，400-fs 時鐘抖動越來越占據主導，直到 ~300 MHz 時完全接管。盡管相比 10MHz 的 SNR，100MHz 輸入頻率下時鐘抖動帶來的 SNR 每十倍頻降低 20dB，但是總 SNR 僅降低 ~3.5 dB（降至 69.5dB），因為存在 73-dB 熱噪聲（請參見圖 5）：

現在，很明顯，如果 ADC 的熱噪聲增加，對高輸入頻率采樣時時鐘抖動便非常重要。例如，一個 16 位 ADC 具有 ~77 到 80 dB 的熱噪聲層。根據圖 4 所示曲線圖，為了最小化 100MHz 輸入頻率 SNR 的時鐘抖動影響，時鐘抖動需為大約 150 fs 或更高。

確定采樣時鐘抖動

如前所述，采樣時鐘抖動由時鐘的計時不準（相位噪聲）和 ADC 的窗口抖動組成。這兩個部分結合組成如下：

我們在產品說明書中可以找到 ADC 的孔徑口抖動 (aperture jitter)。這一值一般與時鐘振幅或轉換速率一起指定，記住這一點很重要。低時鐘振幅帶來低轉換速率，從而增加窗口抖動。

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