40V高壓液晶顯示驅動芯片工藝的開發
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圖七：新結構接觸孔PDIFF_CT WAT值
器件的調整
在以上的新工藝開發基本解決之后，接下來我們的重點就是器件的調整。由于40V高壓所用的掩模版非常少，一道離子注入層往往同時影響好幾個器件或者說一種器件的調整往往取決于好幾道離子注入。這雖然使得我們的工作變得更加復雜，但卻還不是最棘手的問題。我們面臨的最大問題是如何盡可能同時提高40V高壓器件的擊穿電壓(BV)和工作電流(Ion)。眾所周知，這兩個參數往往是相互影響、相互牽制的。
那么我們要怎樣做才能實現呢?讓我們先了解一下40V高壓器件的器件結構。如圖8所示，我們40V高壓器件采用的是LDMOS結構，源極/漏極的OFFSET由阱構成。在柵極多晶硅和源極/漏極之間有一段漂移區 氧化層。就PMOS而言，整個PMOS被NBL(N-Buried Layer)和N阱隔開。為了提高BV，我們首先得知道,器件的BV取決于源極/漏極穿通(Punch Through)還是某一個PN 結。事實上，當我們做過大量的實驗之后發現，40V PMOS BV取決于漏極的P阱對NBL結的BV，因此，我們的目標就是如何提高這個結的BV。為了實現這個目標，我們可以有兩種做法：
1. 降低NBL和P阱濃度。但這里要注意，如果P阱濃度太低，由于Rs增加和結深變淺會相應減小Ion。另一方面，如果NBL濃度太低，則有可能導致中間的N阱同NBL接不上，從而導致HVPMOS完全不工作。
2. 增加外延層(EPI)厚度。外延增厚不僅可以明顯提高HVPMOS BV而且由于結深的增加，Ion也能得到相應的增加。雖然外延變厚同樣有可能導致中間的N阱同NBL接不上，但只要我們控制在一定范圍內，這個問題就能得到避免。
比較以上兩種方法，由于后者對提高BV更有效，而且同時還能提高Ion，因此我們選擇增加外延厚度。不過這里要再次提醒，外延不能太厚，否則HVPMOS將完全不能工作。雖然我們通過增加外延厚度間接提高了Ion，但是離我們的目標還有一定的距離。因此，我們還得從另一個角度來進一步提升。
注意到在柵極多晶硅和源極/漏極之間有一段漂移氧化層，如果我們能降低漂移氧化層下面的P阱 Rs則又能進一步提升Ion。順著這條思路，我們可以在場 氧化層成長以前增加一次硼(Boron)注入來降低Rs。事實上，我們正是這樣做的，并且確實進一步提升了40V PMOS Ion。不過這里同樣要注意兩點：
1. 這次硼注入增加了P阱的濃度，因此這有可能降低HVPMOS的BV，需要權衡考慮;
2. 這次硼注入同樣會注入到N阱區域，因此這將增加N阱的Rs，從而降低40V NMOS Ion，也需要權衡考慮。
良率的提升
在工藝和器件的問題基本解決之后，我們進一步要做的就是確認我們的良率大概是多少以及應該怎樣提升。先來看基準良率。從圖9的良率bin map我們可以看到，良率從25%到94%不等，并且主要是Bin8和Bin13失效。另外，我們總結了良率與WAT的關系，發現良率與5VNMOS Vt有著很強的聯系。由圖10可見，隨著5VNMOS Vt的升高，良率越來越低。基于以上分析，我們迅速調整了5VNMOS Vt，結果良率提升到了99%(圖11)。
圖九：40V高壓良率及bin map
圖十：5VNMOS_Vt 與良率的負相關系
圖十一：5VNMOS Vt調整后良率與Vt的關系
本文小結
從以上的數據可以看出，該40V高壓工藝平臺的開發相當成功，這不僅反映在各項監控指標和最終的WAT上，而且高達99%的良率更是肯定了這一點。因此，40V高壓工藝的開發成功不僅填補了中國在該技術上的空白，完善了高壓產品系列，而且還將帶來顯著的經濟效益。另外，這些關鍵工藝不僅適用于40V高壓，未來其他的項目也可以借鑒。
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