基于EP9312的金融嵌入式系統實現方案

　　EP9312已經集成了嵌入式系統所需的許多功能，為了使本設計滿足金融稅務類產品的要求，還增加了如下硬件：SuperI/0器件(包含2個UART、1個并口、2個PS/2接口控制器)、網絡PHY接口器件、接口電平轉換器、Flash、SDRAM等。PCB板采用4層板，表層為信號層，其中的電源線路層和地線層深埋在主板的內層，不易受到電源雜波的干擾，尤其是高頻電路，可以獲得較好的抗干擾能力。系統的基本結構如圖l所示。

　　3 模塊功能描述

　　3.1 CPU

　　EP9312的內核是ARM920T，其主頻為200MHz，100 MHz內部總線。有16 KB的指令Cache和16 KB的數據Cache，內部集成了很多功能模塊，其中主要包括：LCD控制器、3個USB Host控制器、3個串口控制器、Ethernet MAC、EIDE、AC’97接口等。EP9312內含MMU，支持TCP/IP協議，也為開發各種字符圖形功能提供了快捷的方法。本設計充分利用了這些內部集成的功能，減少了外圍元件。

　　3.2 RESET模塊

　　系統的RESET模塊為系統提供啟動及復位信號，是系統運行的開端。

　　本系統采用MAX708CSA作為復位器件，設計成用戶重啟的按鈕控制。發出RESET信號送給CPU的RSTOn引腳、Flash模塊、JATG模塊等。另采用一片MAX708CSA作為系統上電的按鈕控制。發出POR信號送給CPU的PRSTn引腳，如圖2所示。

　　3.3 系統時鐘模塊

　　系統時鐘模塊的作用是產生20個獨立的時鐘頻率來滿足EP9312不同獨立邏輯部分的要求，所有這些時鐘頻率都來源于外部的一個低頻晶體振蕩器。這樣處理器速率、總線速率、視頻速率就可以不同而且互不影響。　EP9312提供兩個接口接外部晶體振蕩器，其頻率分別為32 kHz(實時時鐘)和14.7456 MHz。

　　為了獲得足夠高的時鐘頻率，EP9312同時提供兩個PLL，將32 kHz和14.7456MHz頻率提升到足夠高(14.7456 MHz，最大頻率可為400 MHz)。

　　3.4 調試端口(JATG)模塊

　　EP9312提供了JTAG調試接口，它有6條測試掃描鏈。這個接口通過5個外部控制信號實現調試功能：

　　TDO--測試數據輸出;TDI--測試數據輸入;

　　TMS--測試模式選擇;TCK--測試時鐘;nTRST--測試復位。

　　由于EP9312集成了這些JTAG信號，因此引出這些信號線在板上擴展出JTAG口，即可與JTAG調試器進行通信。