FPGA上同步開關噪聲的分析與解決方法介紹
加入技術交流群
概述
本文引用地址：http://www.czjhyjcfj.com/article/149635.htm隨著半導體技術的快速發(fā)展，近年來FPGA 的器件容量和輸入輸出的管腳數量都極大的增加了，例如StratixIV 器件，最大的一款EP4SE680 擁有68.11 萬個邏輯單元和1104個輸入輸出管腳。大量的輸出管腳在同一時刻翻轉會引起同步切換噪聲。目前同步切換噪聲是FPGA 領域的一個新的挑戰(zhàn)。
當大量的輸出管腳在同一個時刻從高電平到低電平的切換或者從低電平到高電平的切換，會在相鄰的管腳上引入噪聲，這就是同步切換噪聲。典型的一個同步切換噪聲的測試設置如圖。設置中，FPGA 器件的輸入輸出的電平標準配置為SSTL18 ClassII。多個在同一時刻不斷翻轉的輸出管腳定義為干擾者。一個保持為高或者低的輸出管腳定義為被干擾者。干擾者和被干擾者典型的容性負載值為10pF。干擾者以同一個時鐘信號的邊沿作為觸發(fā)。
當干擾者信號同時從低電平到高電平切換時，在被干擾者信號上會觀測到一個負電壓的噪聲。當干擾者信號同時從高電平到低電平切換時，在被干擾者信號上會觀測到一個正電壓的噪聲。
隨著干擾者信號數量的增加，噪聲的幅度也會隨著增加。在相同數量的干擾者情況下，如果把被干擾者遠離干擾者，噪聲的幅度會有所降低。
同步切換噪聲的機制
不同于一般的信號完整性問題，同步切換噪聲是由多個噪聲機制共同作用的結果。在其中，目前一般認為同步切換噪聲主要是由兩種機制共同作用造成的。
1．電源網絡的Delta-I 噪聲
當信號從低電平切換到高電平,上拉驅動器打開同時下拉驅動器關斷。電流從Vccio 開始流通，電流環(huán)路是從電源到器件芯片的供電回路。由于電源網絡的電感特性，會遏制電流立刻到達器件芯片。因此在Vccio 上會有一定的壓降。這就是電源網絡的Delta-I噪聲。
電源網絡的Delta-I 噪聲可以表示為：
Δv = L dI/dt
其中，L為封裝和PCB上的串行電感。dI/dt是當電平翻轉時的電流。
2．互感性的信號串繞
這里所說的串繞，主要是指發(fā)生在芯片封裝上和在器件的引出過孔區(qū)域的互感性的串繞。
在器件的封裝和器件的引出過孔區(qū)域，器件的所有輸入輸出管腳以平行的緊耦合的形式在這個小區(qū)域內存在。
每個輸出管腳的焊球，相應的PCB 過孔以及附近的電源或者地的管腳會形成一個回路。而多個相鄰的輸出管腳會共用一個電源或者地的回路。它們不可避免的會發(fā)生互感性的串繞。當多個輸出管腳同時翻轉，會有瞬態(tài)的電流流過回路。瞬態(tài)的電流必然會導致對相鄰的管腳上產生互感性的串繞。
互感性的串繞可以表示為：
Δv’ = ΣMiq di/dt
其中，Miq 是被干擾者與每一個干擾者之間的互感系數。dI/dt 是當電平翻轉時的電流。
同步切換噪聲信號的分析
同步切換噪聲是由兩種機制獨立并且同時作用，我們也可以從同步切換噪聲信號中分析出來。
我們以一個上升沿時間為Tr，周期為T 的時鐘信號作為參考。把這樣的時鐘信號通過傅利葉變換到頻域空間，得到它的頻譜。分析它的頻譜，0.35/Tr 是信號的膝頻率點。頻率低于膝頻率點的信號能量以20dB 的速度衰減，而頻率高于膝頻率點的信號能量以40dB 的速度急劇衰減。
對于同步切換噪聲的信號，我們可以通過示波器得到相應的波形，相應的變換到頻域空間。我們可以看到同步切換噪聲信號的頻譜上有兩個能量峰，其中一個位于頻率較低的部分，另外一個位于頻率較高的部分。
回顧同步信號切換噪聲的發(fā)生機制，頻率較低的部分是由電源網絡的Delta-I 噪聲引起的。而頻率較高的部分是由互感性的信號串繞引起的。通常來說，電源網絡的Delta-I 噪聲的頻率位于200Mhz 附近，這個取決于電源網絡的阻抗特性。
互感性的信號串繞的頻率較高，一般說來，位于1Ghz 以上的頻率，取決于傳輸線的長度和特征參數。
所以基于以上的分析考慮，對于同步切換噪聲的測試要求是需要3Ghz 帶寬以上的實時示波器。
關鍵因素的分析
1．PCB 的引出過孔區(qū)域
PCB 的引出過孔區(qū)域包括封裝的焊球，PCB 上的過孔。在這個區(qū)域內對同步切換噪聲的兩個機制都有主要的作用。有兩個因素值得注意：封裝的焊球，PCB 上的過孔是引入串行電感的主要因素。有大量的輸入輸出信號平行的位于這個狹小的區(qū)域也是串繞發(fā)生的區(qū)域。
評論