編程嵌入式信號處理背板的開發設計

背板系統以４０ＭＨｚ晶振輸出作為時鐘，Ｃ４０ＤＳＰ工作在４０ＭＨｚ時鐘下，ＸＣＶ２００ＦＰＧＡ以４０ＭＨｚ時鐘作為輸入，在內部通過ＤＤＬ電路可將內部工作時鐘倍頻到１８０ＭＨｚ。ＤＳＰ通過本地總線（ＬＡ０．．３０、ＬＤ０．．３１）以ＴＴＬ兼容方式與ＦＰＧＡ接口，占用ＦＰＧＡ６５ｂｉｔＩ／Ｏ資源；ＤＳＰ通過本地總線對ＦＰＧＡ進行配置、參數設置及數據交換，實現軟硬件之間的協同處理。

Ｖｉｒｔｅｘ系列ＦＰＧＡ內部供電電壓為２．５Ｖ，Ｉ／Ｏ通過ＶＣＣＯ和ＶＲＥＦ控制實現與各種電平接口之間的兼容；與ＴＴＬ兼容的ＶＣＣＯ控制電壓為３．３Ｖ，ＶＲＥＦ作為一般Ｉ／Ｏ使用；Ｖｉｒｔｅｘ的Ｉ／Ｏ分組方式實現使得不同電平接口得以在同一芯片設計中共存。

背板通過１６８線ＸＰＣＩ總線與外部系統接口，ＸＰＣＩ總線主要包含三大部分：電源接口、ＦＰＧＡ的可編程Ｉ／Ｏ口、ＤＳＰ接口。電源接口包括給ＤＳＰ、ＣＬＰＤ、ＳＲＡＭ及其他ＴＴＬ邏輯供電的５Ｖ電源，給ＸＣＶ２００ＰＱ２４０等Ｖｉｒｔｅｘ系列ＦＰＧＡ內部工作邏輯供電的２．５Ｖ電源，Ｉ／Ｏ接口供電電平ＶＣＣＯ和分組參考電平ＶＲＥＦ（Ｂａｎｋ０～Ｂａｎｋ７ＦＰＧＡ可編程Ｉ／Ｏ接口主要提供了６４個從Ｖｉｒｔｅｘ系列ＦＰＧＡ引出的可編程Ｉ／Ｏ引腳，用于設計特定邏輯；ＤＳＰ接口提供了ＴＭＳ３２０Ｃ４０ＤＳＰ主總線接口、中斷口和通信端口０及ＴＣＬＫ０和ＴＣＬＫ１，用于系統擴展及與用戶程序之間的數據交換。

背板有豐富的配置及調試接口。Ｖｉｒｔｅｘ系列ＦＰＧＡ在板上可實現三種配置方式：從串方式（通過Ｘｌｉｎｘ專用Ｘ＿Ｃｈｅｃｋｅｒ接口）、ＪＴＡＧ方式（通過ＸＰＣＩ接口提供給用戶）、Ｓｅｌｅｃｔ＿ＲＡＭ方式（通過ＤＳＰ和ＸＣ９５３６ＣＰＬＤ實現）；ＤＳＰ調試通過專用１４芯ＪＴＡＧ接口完成；ＣＰＬＤ邏輯可通過標準ＪＴＡＧ電纜實時修改配置。ＤＳＰ其他５個通信口通過５個ＩＤＣ１４插座輸出，可根據系統實際需要選用。

３基于Ｖｉｒｔｅｘ系列ＦＰＧＡ的可編程嵌入式信號處理背板的調試

在信號處理背板制作完成之后，我們對背板進行了調試，并開發了一些背板專用配置程序。

在調試過程中我們使用了ＷｈｉｔｅＭｏｕｎｔ公司的ＣｏｄｅＣｏｍｐｏｓｅｒＤＳＰ開發調試軟件和Ｘｉｌｉｎｘ公司的Ｆｏｕｎｄａｔｉｏｎ２．１ＩＦＰＧＡ＆ＣＰＬＤ開發調試軟件。為全面驗證我們預期的設計效果，調試按以下過程進行：

（１）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過Ｘ＿Ｃｈｅｃｋｅｒ接口向ＦＰＧＡ下載測試配置，ＦＰＧＡ響應結果正確。

（２）利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過ＪＴＡＧ電纜對ＤＳＰ內部ＲＡＭ和外部ＳＲＡＭ進行測試，測試表明硬件設計正確。

（３）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過標準ＪＴＡＧ電纜對ＸＣ９５３６下載測試配置，ＣＰＬＤ響應結果正確。

（４）利用Ｆｏｕｎｄａｔｉｏｎ２．１Ｉ通過標準ＪＴＡＧ電纜對ＸＣ９５３６下載自行設計的ＦＰＧＡ專用配置，利用ＣｏｄｅＣｏｍｐｏｓｅｒ通過ＪＴＡＧ電纜對ＤＳＰ加載專用配置程序，使得ＤＳＰ完成對Ｆｌａｓｈ燒錄ＦＰＧＡ配置數據和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ數據。

（５）脫離開發系統，背板上電通過Ｆｌａｓｈ內的配置數據自行ＦＰＧＡ配置和ＤＳＰ的Ｂｏｏｔｌｏａｄｅｒ運行結果正確。

４應用設計實例

為進一步驗證背板的通用性，我們根據實際課題需求，在背板上開發了兩個應用設計實例。一個是３２０ＭＨｚ３２ｂｉｔ高速計數器。我們在以前開發的２００ＭＨｚ高速計數器的基礎上，基于多路均勻相差時鐘信號在ＴＯＡ時刻進行邏輯譯碼獲得高速計數效果的原理，通過外部４０ＭＨｚ輸入時鐘，利用ＶｉｒｔｅｘＦＰＧＡ內部ＤＤＬ電路產生４路相差９０°的８０ＭＨｚ信號，形成３２０ＭＨｚ３２ｂｉｔ高速計數器，使得時間測量精度達到３ｎｓ左右。該設計可用于高精度ＴＯＡ、ＰＷ、ＲＦ等參數的測量。

另一個是基于內容可尋址存儲器（ＣＡＭ）的關聯比較器。我們在充分分析Ｘｌｉｎｘ提供的ＣＡＭ＿Ｃｏｒｅ設計的基礎上，自行設計了一種基于ＣＡＭ的可編程關聯比較器。該比較器采用中值比較法，可通過控制線控制比較范圍，并設計了一種專門對付捷變參數的多值比較邏輯。我們利用ＸＣＶ２００ＰＱ２４０實現了上述設計，通過測試母板上的ＵＡＲＴ從控制臺微機上接收模擬輻射源數據。測試結果表明，在輻射源參數空間重疊不太嚴重的情況下，該設計可同時處理８０個以上的裝定輻射源參數（１２８ｂｉｔＰＤＷ可包含捷變參數），且能達到較好的分選效果，可見它在偵察信號處理領域的應用前景是非常廣闊的。