Verilog代碼命名六大黃金規則

關于Verilog代碼中命名的六大黃金規則。

　　1. 系統級信號的命名。

　　系統級信號指復位信號，置位信號，時鐘信號等需要輸送到各個模塊的全局信號；系統信號以字符串Sys開頭。

　　2. 低電平有效的信號后一律加下劃線和字母n。如：SysRst_n；FifoFull_n；

　　3. 經過鎖存器鎖存后的信號，后加下劃線和字母r，與鎖存前的信號區別。如CpuRamRd信號，經鎖存后應命名為CpuRamRd_r。低電平有效的信號經過鎖存器鎖存后，其命名應在_n后加r。

　　如CpuRamRd_n信號，經鎖存后應命名為CpuRamRd_nr多級鎖存的信號，可多加r以標明。如CpuRamRd信號，經兩級觸發器鎖存后，應命名為CpuRamRd_rr。

　　4. 模塊的命名。

　　在系統設計階段應該為每個模塊進行命名。命名的方法是，將模塊英文名稱的各個單詞首字母組合起來，形成3到5個字符的縮寫。若模塊的英文名只有一個單詞，可取該單詞的前3個字母。各模塊的命名以3個字母為宜。例如：Arithmatic Logical Unit模塊，命名為ALU。Data Memory Interface模塊，命名為DMI。Decoder模塊，命名為DEC。

　　5. 模塊之間的接口信號的命名。

　　所有變量命名分為兩個部分，第一部分表明數據方向，其中數據發出方在前，數據接收方在后，第二部分為數據名稱。兩部分之間用下劃線隔離開。第一部分全部大寫，第二部分所有具有明確意義的英文名全部拼寫或縮寫的第一個字母大寫，其余部分小寫。

　　舉例：CPUMMU_WrReq，下劃線左邊是第一部分，代表數據方向是從CPU模塊發向存儲器管理單元模塊（MMU）。下劃線右邊Wr為Write的縮寫，Req是Request的縮寫。兩個縮寫的第一個字母都大寫，便于理解。整個變量連起來的意思就是CPU發送給MMU的寫請求信號。模塊上下層次間信號的命名也遵循本規定。若某個信號從一個模塊傳遞到多個模塊，其命名應視信號的主要路徑而定。

　　6. 模塊內部信號：

　　模塊內部的信號由幾個單詞連接而成，縮寫要求能基本表明本單詞的含義；單詞除常用的縮寫方法外（如：Clock-》Clk， Write-》Wr， Read-》Rd等），一律取該單詞的前幾個字母（ 如：Frequency-》Freq， Variable-》Var 等）；每個縮寫單詞的第一個字母大寫；若遇兩個大寫字母相鄰，中間添加一個下劃線（如DivN_Cntr）；

　　舉例：SdramWrEn_n；FlashAddrLatchEn.