Altera推出最新IP內(nèi)核產(chǎn)品

　　Altera公司(NASDAQ: ALTR)日前宣布，推出40-Gbps以太網(wǎng)(40GbE)和100-Gbps以太網(wǎng)(100GbE)知識產(chǎn)權(quán)(IP)內(nèi)核產(chǎn)品。這些內(nèi)核能夠高效的構(gòu)建需要大吞吐量標準以太網(wǎng)連接的系統(tǒng)，包括，芯片至光模塊、芯片至芯片以及背板應用等。介質(zhì)訪問控制(MAC)和物理編碼子層以及物理介質(zhì)附加(PCS+PMA)子層IP內(nèi)核符合IEEE 802.3ba™-2010標準要求，降低用戶在Altera 28-nm Stratix^® V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE連接的設計復雜度。　　

　　企業(yè)和產(chǎn)品市場副總裁Vince Hu評論說：“越來越多的系統(tǒng)設計使用高速以太網(wǎng)——不僅僅是局域網(wǎng)附加子層，而且還有系統(tǒng)內(nèi)部互聯(lián)，因此，包括40GbE/100GbE MAC和PCS+PMA層在內(nèi)的子系統(tǒng)IP成為系統(tǒng)設計團隊工具包的關鍵組成。這些內(nèi)核針對Altera開發(fā)套件和Altera Quartus^® II軟件12.0集成進行優(yōu)化，適用于在Stratix IV和Stratix V FPGA中開發(fā)高性能、低成本子系統(tǒng)IP。”

　　通過這一開發(fā)，Altera支持40GbE/100GbE系統(tǒng)級吞吐量，提高FPGA設計人員的設計抽象級，同時提升設計團隊的效能。40GbE以及100GbE MAC和PHY IP內(nèi)核提供的接口包括一個基于數(shù)據(jù)包的通道，與前一代以太網(wǎng)系統(tǒng)在邏輯上兼容。數(shù)據(jù)速率高達28.05 Gbps和14.1 Gbps，并且具有收發(fā)器的Altera Stratix V GT和GX FPGA，以及數(shù)據(jù)速率達到11.3 Gbps的Stratix IV GT FPGA都支持這些內(nèi)核。Stratix FPGA結(jié)合了高密度、高性能以及豐富的特性，支持用戶集成更多的功能，提高系統(tǒng)帶寬。