一種短波通用信號產(chǎn)生平臺硬件結構設計

　　分系統(tǒng)控制接口是軟件無線電硬件平臺中參數(shù)獲取接口，在這里添加FPGA配置邏輯，以完成配置流程。依靠這一控制流程，只需要在軟件中對特定的I/ O端口進行讀/寫操作，即可實現(xiàn)FPGA這些配置信號的生成。圖7所示為HF標準信號產(chǎn)生器實現(xiàn)框圖。

　　4 DDS

　　4.1 DDS原理

　　DDS技術從相位概念出發(fā)，直接對參考正弦信號進行抽樣，得到不同的相位，然后通過數(shù)字計算技術產(chǎn)生對應的電壓幅度，最后濾波平滑輸出所需頻率。下面以正弦函數(shù)的產(chǎn)生為例建立DDS的概念。假定一個頻率為fc的載波，其時域表達式為C(t)=Acos(2πfct+θ0)。由上式可以看出：C(t)是關于相位的一個周期函數(shù)，如果存儲整個周期內(nèi)每個相位對應的幅度值，那么對于任意一個頻率的載波，在任意一個時刻，只要知道載波的相位，就可以通過查表得到C(t)的值。這就是DDS的基本原理。

　　DDS的基本組成如圖8所示。它由相位累加器、只讀存儲器(ROM)、數(shù)模轉換器(DAC)及低通濾波器(LPF)組成。fc為時鐘頻率，K為頻率控制字，N為相位累加器的字長，m為ROM地址線位數(shù)，n為ROM數(shù)據(jù)線位數(shù)(為DAC的位數(shù))。

　　DDS在結構上可劃分為數(shù)控振蕩器NCO(Numeric Control Oscillator)和數(shù)模轉換器DAC(Digital Analog Converter)兩個模塊。模塊NCO實現(xiàn)由數(shù)字頻率值輸入生成相應頻率的數(shù)字波形，其工作過程為：

　　模塊DAC將NCO產(chǎn)生的數(shù)字幅度值線性地轉為模擬幅度值，DDS產(chǎn)生的混疊干擾由DAC之后的低通濾波器濾除。DDS的頻率分辨率為最低輸出頻率△fmin=fc/2N，只要N足夠大，即累加器有足夠的長度，總能得到所需的頻率分辨率。輸出頻率fO由頻率控制字K決定，即fO=K·fc/2N。根據(jù)奈奎斯特采樣定理，DDS的最高輸出頻率fOmax應小于fc/2，在實際中， fOmax一般只能等于fc的40%。DDS的頻譜中相位噪聲小，但離散寄生信號明顯。其雜散噪聲來源于相位截斷誤差、幅度量化誤差和由DAC產(chǎn)生的誤差。

　　4.2 AD9854

　　AD9854是由AD公司生產(chǎn)的單片DDS芯片，它集成了48-Bit頻率累加器、48-Bit相位累加器、正余弦波形表、12位正交數(shù)模轉換器以及調(diào)制和控制電路，能在單片上完成頻率調(diào)制、相位調(diào)制、幅度調(diào)制以及IQ正交調(diào)制等多種功能，具有廣闊的應用領域。文獻[2]列出了AD9854輸出信號的窄帶、寬帶雜散的例子,如圖9、10。

　　AD9854通過內(nèi)部的一個長39B的寄存器標存儲相關的各種控制字和狀態(tài)字。用戶通過I/O與該寄存器表通信。I/O緩沖區(qū)的內(nèi)容必須在更新脈沖的作用下才能刷新到寄存器表中，這樣可以很好地達到同步。I/O與外部有并行和串行兩種通信方式，工作在并行通信模式時，端口的更新速率最高為100MHz。

　　AD9854的頻率控制字長為48位，則平臺輸出信號的可編程控制頻率精度為：△f=300×106/248=1.066×10-6。AD9854的相位控制字長14位，則平臺輸出信號的可編程控制相位精度為：Pmin=π/214=1.917×10-4。

　　各種通信調(diào)制信號的生成過程是平臺工作的另一重要內(nèi)容，因篇幅所限未做論述。FPGA的發(fā)展趨勢是在內(nèi)部軟嵌入或硬嵌入DSP芯核，如 QuickLogic公司的QuickDSP系列，它提供了嵌入式DSP構件并能很容易地實現(xiàn)DSP模塊與可編程邏輯的同步。這些產(chǎn)品的出現(xiàn)將會打破軟件無線電的技術瓶頸，進一步推動軟件無線電的發(fā)展。

　　參考文獻

1 Xilinx公司. Virtex 2.5V field programmable gate array.2000
2 AD公司. AD9854.2000
3 曹志剛，錢亞生. 現(xiàn)代通信原理. 北京：清華大學出版社，1998
4 http://www.xinlinx.com