對FIR數字濾波器的FPGA實現的研究

　　如今，FPGA已成為數字信號處理系統的核心器件，尤其在數字通信、網絡、視頻和圖像處理等領域。現在的FPGA不僅包含查找表、寄存器、多路復用器、分布式塊存儲器，而且還嵌入專用的快速加法器、乘法器和輸入，輸出設備。FPGA具有實現高速并行運算的能力，因而成為高性能數字信號處理的理想器件。此外，與專用集成電路(ASIC)相比，FPGA具有可重復編程的優點。

　　根據單位脈沖響應的不同，數字濾波器主要分為有限脈沖響應(FIR)和無限脈沖響應(IIR)2大類。在同樣的設計要求下，IIR方式計算工作量較小。但難以得到線性相位響應，且系統不易穩定；FIR方式的計算工作量稍大，但在設計任意幅頻特性時，能保證嚴格的線性相位特性；由于其實現結構主要是非遞歸的，FlR濾波器可以穩定工作。FIR數字濾波器是數字多普勒接收機的重要組成部分，因此，研究FIR數字濾波器的實現技術具有重要意義。隨著FPGA技術的不斷發展，FPGA逐漸成為信號處理的主流器件。而在FPGA中，數字濾波器不同的實現方法所消耗的FPGA資源是不同的，且對濾波器的性能影響也有較大差異。

　　1 FIR濾波器的原理及結構

　　FIR濾波器存在N個抽頭的h(n)，N稱為濾波器的階數，其數學表達式為：

　　式中，x(k)為第k時刻的采樣值，y(n)為濾波器輸出。h(k)為FIR濾波器的第k級抽頭系數。

　　通過對h(k)進行Z變換得到FIR的傳遞函數H(Z)，其在Z域內的形式如下：

　　因此，根據傳遞函數H(Z)和FIR濾波器系數的對稱性，可得FIR濾波器的一般實現結構，如圖1所示。

　　從串行結構中可以看出，FIR濾波過程就是一個信號逐級延遲的過程，將各級延遲輸出加權累加，得到濾波輸出，其中最主要的運算是乘累加運算。FIR每完成一次濾波過程需要進行N次乘法和(N-1)次加法運算，N為濾波器的階數。所以，濾波器的運算量完全取決于N的大小，當N很大時，延遲將非常長，無法實現高速信號處理。

　　根據FIR數字濾波器的對稱特性，可以先進行加法運算，然后對加法運算的結果進行串行乘累加運算，從而得到改進的串行結構。與串行結構相比，改進的濾波器完成一次濾波的時鐘周期減半，乘累加次數減半，提高了處理速度，但同時要消耗更多的硬件資源。圖1(b)為Ⅳ位偶數時改進的串行結構。與串行結構相似，濾波器的運算量完全取決于N的大小，當N很大時，延遲將非常長，無法實現高速信號處理。

　　將串行結構展開，根據濾波器的信號流圖用多個乘法器和加法器并行實現，得到FIR濾波器的并行實現結構，如圖1(c)所示。并行濾波器的濾波速度快，一個時鐘周期內完成一次濾波，但消耗大量的FPGA資源，如乘累加器，且器件的延遲較大，工作頻率不宜太高。

　　FPGA具有規整的內部邏輯陣列和豐富的連線資源，特別適合用于數字信號處理。但以前FPGA一般用于系統邏輯或時序控制，很少應用在信號處理方面。其原因主要是FPGA中缺乏實現乘法運算的有效結構。隨著FPGA技術的不斷發展，查找表(LUT)技術的應用有效地解決了這個問題，使FPGA在數字信號處理方面得到了廣泛應用。