基于FPGA的HD-SDI下變換的研究與設(shè)計

作者：時間：2010-12-15 來源：網(wǎng)絡(luò)

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2．3 標(biāo)清SDI并行信號構(gòu)造處理
標(biāo)清SDI并行構(gòu)造模塊主要是提取標(biāo)清圖像所要的標(biāo)清像素點的YC數(shù)據(jù)，并把數(shù)據(jù)構(gòu)造成滿足標(biāo)清SDI并行分量信號所要求的格式輸出。其處理過程是根據(jù)傳輸標(biāo)清數(shù)據(jù)所要的27 MHz時鐘來構(gòu)造標(biāo)清分量信號中的視頻定時基準(zhǔn)碼(有效視頻開始SAV和有效視頻結(jié)束EAV)、行消隱數(shù)據(jù)、場消隱數(shù)據(jù)。處理過程的流程圖，如圖5所示。

標(biāo)清SDI并行信號構(gòu)造處理的邏輯分析儀實時采樣圖如圖6所示。由圖6可以看出Y_in和C_in為高清視頻輸入的并行數(shù)據(jù)經(jīng)下變換處理后變成標(biāo)清視視頻并行數(shù)據(jù)q1(3FF、000、000、200為第一場有效視頻的起始SAV，154 h和131 h為有效像素點)。圖中l(wèi)ine=24為標(biāo)視頻的第一場中的有效行，data_in為標(biāo)清構(gòu)造模塊從YC緩存RAM由相應(yīng)讀地址addre獲得的有效像素的數(shù)據(jù)。

3 驗證
本設(shè)計通過基于Altera CycloneⅢ系列FPGA芯片EP3C25Q240實驗平臺的驗證。整個實驗驗證平臺結(jié)構(gòu)如圖7所示，視頻信號處理流程簡要如下：我國高清標(biāo)準(zhǔn)HD- SDI信號經(jīng)過串并轉(zhuǎn)換芯片變成符合文中設(shè)計所要的10 bit的Y分量和10 bit的C分量，高清分量信號進(jìn)入FPGA進(jìn)行下變換處理后變成10 bit的時分復(fù)用YC的標(biāo)清視頻分量信號，標(biāo)清視頻分量信號再串化為SD-SDI信號送給視頻DA板變成普通模擬CVBS視頻信號給電視機(jī)顯示。通過 QuanusⅡ自帶的嵌入式邏輯分析儀觀察FPGA中的處理數(shù)據(jù)，數(shù)據(jù)符合要求，CVBS視頻信號送給電視機(jī)顯示，圖像滿屏顯示，比較清晰且無抖動。

4 結(jié)束語
本設(shè)計是針對演播室內(nèi)的HD-SDI信號進(jìn)行的下變換，直接對圖像信號中的有效像素進(jìn)行處理，將1 920×1 080(HDTV)視頻SDI流轉(zhuǎn)換為720×576(SDTV)視頻SDI流，經(jīng)過上述驗證得出：此下變換設(shè)計沒有丟失圖像信號，只是降低了圖像清晰度，且實現(xiàn)簡單，成本較小，易于在工程中實現(xiàn)。對于規(guī)模較小的地方數(shù)字電視臺實現(xiàn)了高清節(jié)目共享，合理地利用了信道資源，節(jié)約了擴(kuò)建高清設(shè)備的成本。