基于FPGA的多路圖像采集系統(tǒng)的軟件設(shè)計(jì)

SAV和EAV信號有3字節(jié)的前導(dǎo)：FF、FF、00；最后1字節(jié)XY表示該行位于整個(gè)數(shù)據(jù)幀的位置及如何區(qū)分SAV、EAV。在每個(gè)時(shí)鐘的上升沿讀取從解碼芯片傳來的8位數(shù)據(jù)。當(dāng)檢測到一行數(shù)據(jù)的開始標(biāo)志FF0000XY時(shí)，檢測到SAV信號或EAV信號，提取H、F、V信號。然后發(fā)出開始命令，同時(shí)開啟行列計(jì)數(shù)器，開始對接下來的圖像數(shù)據(jù)進(jìn)行解碼，根據(jù)每個(gè)8位數(shù)據(jù)自身帶的信息，判斷該數(shù)據(jù)為Y，Cr還是Cb，從而得到Y(jié)，Cr，Cb各分量的值。解碼流程如圖4所示。

4 幀存儲控制器與LCD／VGA顯示控制器的設(shè)計(jì)
4．1 數(shù)據(jù)格式的轉(zhuǎn)換
根據(jù)前面第2節(jié)的介紹，從ITU656解碼模塊出來的數(shù)據(jù)為8位4：2：2的YUV空間圖像數(shù)據(jù)，而LCD／VGA顯示器只能接收RGB數(shù)據(jù)。因?yàn)閅-CrCb4：2：2格式不能直接轉(zhuǎn)換為RGB，所以需要先轉(zhuǎn)換為YCrCb4：4：4格式。
我們知道解碼芯片得到的視頻數(shù)據(jù)是順序?yàn)镃b，Y，Cr，Y，Cb，Y，Cr，……的序列，存儲的時(shí)候?qū)⒁粋€(gè)Y與一個(gè)C(Cb或Cr)結(jié)合起來組成一個(gè)16位的數(shù)據(jù)。而當(dāng)數(shù)據(jù)被讀出來時(shí)就要將這些視頻數(shù)據(jù)轉(zhuǎn)換為每個(gè)像素占24位(Y、Cb、Cr各占8位)的4：4：4的數(shù)據(jù)流。4：2：2到4：4：4的轉(zhuǎn)換采用最簡單的插值算法，在采樣的時(shí)候，每隔一個(gè)像素才采一次色度值(Cb和Cr)。在轉(zhuǎn)化時(shí)，直接將前一個(gè)有色度信息的像素點(diǎn)
的Cr以及Cb的值直接賦給后一個(gè)像素的Cr和Cb，這樣就能得到4：4：4的像素?cái)?shù)據(jù)，每個(gè)像素占用24位位寬。
4．2 幀存儲控制器
作為系統(tǒng)的重要組成部分，幀存儲控制器主要用來進(jìn)行有效數(shù)據(jù)的緩存。視頻數(shù)據(jù)在FPGA1的控制下乒乓寫入兩片SRAM。乒乓技術(shù)應(yīng)用的關(guān)鍵在于乒乓切換信號frame的產(chǎn)生，本系統(tǒng)中根據(jù)視頻解碼芯片的奇偶場信號RTS0來產(chǎn)生幀切換frame信號，也就是一個(gè)RTS0周期切換一次。一個(gè)RTS0周期由一個(gè)奇場和一個(gè)偶場組成，是一副完整的畫面。當(dāng)frame為1是，FPGA通過計(jì)數(shù)器的計(jì)數(shù)截取最終顯示所需要的有效的像素點(diǎn)信息按照SRAM的控制時(shí)序?qū)懭隨RAM1，同樣當(dāng)frame為0時(shí)，將對應(yīng)的像素信息寫入SRAM2，如圖5所示。

系統(tǒng)加電的同時(shí)，4片視頻解碼芯片同時(shí)工作，為了保證數(shù)據(jù)采集的準(zhǔn)確性和顯示的同步性，系統(tǒng)內(nèi)生成一個(gè)八倍于像素時(shí)鐘的寫時(shí)鐘信號write_clk，這樣，在一個(gè)像素時(shí)鐘周期，寫時(shí)鐘信號已經(jīng)過了八個(gè)周期，而每兩個(gè)周期分別完成一路圖像數(shù)據(jù)的寫過程。
由于SRAM是一維存儲空間，一個(gè)地址對應(yīng)一個(gè)數(shù)據(jù)。所以在寫入數(shù)據(jù)時(shí)將SRAM的地址空間劃分為4段，每一段用來存儲一路圖像數(shù)據(jù)。