基于FPGA的PCM30／32路系統信號同步數字復接設計
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2．3 復用方法
數字復接的方法主要有按位復接和按字復接、按幀復接三種。對PCM基群信號來說，一個碼字由8位碼組成，代表一個樣值，所以該系統采用按字復接的方法。每個復接支路依次輪流插入8位碼組成的碼字。復接以后的合路信號碼流順序為：第1路的TS0，第2路的TS0，第3路的TS0，第4路的TS0；然后再是第1路的TS1，第2路的TS1，后面依次類推循環進行。這種方式完整保留了碼字的結構，有利于多路合成處理和交換。按字復接方法要求設備有較大的存儲容量，至少能存儲一個碼字。
相對比而言，按位復接就是指每次只復接每個支路的一位碼字，復接后的碼序列中第1時隙中的第1位表示第1支路第1位碼，第2位表示第2支路第1位碼，后面依次類推。各路的第1位碼依次取過以后，再循環此后的各位碼，這種方法的特點是復接時每支路依次復接1 b，對設備要求簡單，但破壞了原來的樣值碼字結構；同理而言，按幀復接是指每次復接一個支路的一幀數碼，復接后的碼元序列相當于把按字復接中的某一時隙替換為某一個幀信號。這種復接方法的特點是：每次復接一個支路的一幀信號，因此按幀復接時不破壞原來各幀的結構，有利于信息交換，但要求有很大容量的緩沖存儲器，電路結構相對復雜。如圖2所示為按位復接和按字復接的原理示意圖。本文引用地址：http://www.czjhyjcfj.com/article/191080.htm
3 基于FPGA的同步數字復接系統設計與實現
根據系統實現功能要求的特征，本文以Verilog HDL硬件描述語言為基礎對電路進行功能描述，建立FPGA模型，利用綜合仿真設計工具QuartusⅡ8．0對復用端和分解端分別進行系統功能仿真、綜合布局布線，并結合仿真波形結果，分析說明系統功能實現的正確性。
3．1 復用端電路設計原理
復用端主要由定時時鐘輸入、時鐘分頻和復接模塊組成，電路原理框圖如圖3所示。定義一路8 MHz的定時時鐘輸入信號CLK8和4路2 048 Kb／s的PCM基群信號a，b，c，d為支路輸入。定時時鐘通過分頻產生一路2 MHz的模塊內部時鐘信號，并由模塊內部邏輯產生一路LD控制信號。復接器主要完成功能為在2 MB時鐘控制下，接受支路輸入的基群碼元信號，每接收到8個碼元信號后將其分別鎖存在4個支路鎖存器re-ga，regb，regc和regd中，然后在LD控制下將其搬移到32位并入串出移位寄存器，同時在8 MHz時鐘信號控制下串行輸入經過復用的8 196 Kb高速信號e，其中LD信號的周期被設計為PCM信號的一個時隙間隔，系統利用時鐘的同步性可實現4路低速支路輸入和一路高速串行輸出，電路原理結構圖如圖3所示。
3．2 復用端功能仿真結果分析
利用QuartusⅡ進行綜合仿真后，加載波形進行功能仿真分析。由于一幀信號碼元信息太多，為了便于分析，對仿真結果截取了一個LD周期，也即一個時隙的碼元信號復用情況。CLK2時鐘上升沿采集支路某一時隙碼元信號并存入鎖存器，為方便表示，利用十六進制數據表示信號某時刻狀態值，如圖4所示。
LD上升沿到來時刻，支路寄存器采集到的一個時隙碼元信號情況值為：rega=10010010B(92H)；regb=11010101B(D5H)；regc=11000110B(C6H)；regd=11010100B(D4H)。經過時分同步復用后的高速輸出信號為：e=10010010110101011100011011010100B(92D5C6D4H)，信道傳輸速率提高了4倍。碼元信號復用過程及仿真波形示意如圖4所示。
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