一種基于FPGA的雷達數字信號處理機設計與實現

(1)A／D采樣部分
根據性能指標，系統外接6路模擬信號，信號頻率為100MHz，輸入信號幅度為±1 V，幅度分辨率為0．5 mV。因此設計了兩片A／D轉換模塊ADS6444實現帶通欠采樣，單片ADS6444支持4通道模／數轉換，最高采樣頻率為105 MHz，采樣位數為14 b的高性能A／D轉換電路，輸入信號量程為2 VPP，幅度分辨率為0．12 mV。配合前端數據調理芯片THS4513，能滿足系統對采樣電路的需求。
(2)D／A轉換電路
無論是調頻連續波或脈沖多普勒調制方式，均需要對外輸出100MHz的基頻信號，因此設計了D／A轉換電路。D／A轉換芯片采用MAX5887，它是14位、500 MSPS數模轉換器(DAC)，工作電壓為3．3 V，提供76 dBc的無雜散動態范圍(SFDR)(fout=30 MHz時)。該DAC支持500MSPS的更新速率，且功耗小于230mW。
(3)控制信號輸出部分
控制信號輸出TTL的信號，TTL信號采用+5 V供電，而數據處理芯片FPGA采用的為3．3 V的LVTTL電平，為實現信號的正確傳輸，需要信號轉換，因此設計了I／O緩沖模塊實現LVTTL到TTL的信號轉換。I／O緩沖器使用采用美國TI公司的16位同向緩沖器SN74ALVTHl6245，可以完成LVTTL到TTL的電平轉換，最高開關頻率可以達到80 MHz以上，同時輸出電流大，可以帶動高功耗設備。
(4)時鐘部分
數／模轉換部分、模／數轉換部分、FPGA正常工作均需要低抖、高穩定性的時鐘，在此使用專用時鐘芯片AD9517來產生系統需要的各個時鐘。AD9517是一款集成高頻時鐘發生器，具有如下特點：低相位噪聲、VCO頻率變化范圍為1．75～2．25 GHz，4路LVPECL時鐘扇出，輸出頻率范圍為50 MHz～1．6 GHz可調，4路LVDS時鐘扇出，輸出頻率范圍為25～800 MHz可調，4路LVDS時鐘扇出可設置為8路CMOS時鐘扇出，且相位可調、可串行控制。
(5)FPGA設計
FPGA要完成對A／D采樣數據的數據處理、D／A轉換的數據輸出、控制信號的產生、核心算法的實現、USB調試接口的數據輸入／輸出等，是整個系統設計的重要部分。根據系統需求分析，使用了Xilinx Virtex4SX55。Virtex4 SX55含有512個DSP處理單元，具有強大的數據處理能力，能夠滿足本系統的信號處理需求。
(6)電源管理
本系統采用電源管理模塊將+12 V的外部電源進行穩壓并分成各種幅度的電壓供各個模塊單獨供電，滿足各個模塊對電壓的嚴格需求。其電源供電系統結構如圖3所示。