2．4GHz 0．35-μm CMOS全集成線性功率放大器設計

2．2 版圖結構
版圖在Cadence環境下設計完成。版圖設計是制造集成電路的基礎，在高頻集成電路設計中，版圖設計的好壞直接影響電路生產的成品率及可靠性。好的設計不但本身很少帶來不可靠因素，而且對于工藝上難以避免的問題，也可預防或減弱其影響。本次設計版圖主要考慮以下幾個方面的問題：1)功率放大器的輸出晶體管柵寬尺寸很大，為了減少柵極電阻和柵極電容對電路性能的影響，MOS管選用并聯和叉指布局設計；2)功率放大器輸出級晶體管流過的電流很大，為了避免對周圍其他器件的影響，在輸出管周圍用隔離環進行隔離；3)由于輸出級的電流很大，輸出級金屬線采用多層金屬，以此來減少流過金屬線的電流，避免金屬線過寬產生的寄生效應；4)在系統布局上，將輸入信號置于左邊，輸出信號置于右邊，從而減少高頻輸入信號和輸出信號之間的相互影響。
2．3 后仿結果
利用Candence公司的SpectreRF軟件對版圖提取的參數進行后仿真，在2．4 GHz頻率0 dBm輸入功率時，輸出功率為23 dBm在1 dB功率增益壓縮點，輸出功率為21．36 dBm，在工作頻段內穩定因子Kf>6，在2．4 GHz處，Kf>10,，比較前后仿真數據，輸出功率和漏極功率效率都有所下降，這是由于晶體管、電感、電容寄生參數，以及襯底耗散的影響，使功率輸出沒有達到最優。

3 結論
利用漏極寄生電容與射頻扼流電感諧振，這樣電感量很大，占用的芯片面積增加，為了減少芯片面積，用一電容與射頻扼流電感并聯，在工作頻段內諧振，以提供大阻抗。為了避免放大器發生自激現象，通過穩定圓仿真，確定在相應的電極加適當電阻。
在3．3 V電源電壓下，通過負載線技術，最大化利用晶體管的耐壓能力和驅動電流能力；優化輸入級的輸出電阻和輸出級的輸入電阻，通過級間匹配網絡，達到級間最佳功率傳輸；基于輸入阻抗為復數的特點，利用電感與寄生電容的諧振產生純輸入電阻，以此電阻為前提，設計輸入匹配網絡，最后設計的匹配網絡為T形匹配網絡。
采用SMIC 0．35-μm CMOS射頻工藝，完成了2．4 GHz功率放大器的設計。應用Candence公司的SpectreRF軟件對電路進行后仿真，輸入0 dBm功率信號，輸出功率為23 dBm。穩定因子在工作頻段內Kf>6，B1f>0，可實現全集成并工作于短距離小功率射頻收發系統中。