利用低抖動LVPECL扇出緩沖器增加時鐘源的輸出數
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4. 將ADCLK948/PCBZ的差分輸出OUT2/OUT2與高速示波器相連。有關1 GHz輸出的典型波形，請參見圖4。
相位噪聲和抖動測量
1. 重復“邏輯電平測量”部分的第1至第4步。
2. 將ADCLK948/PCBZ未使用的CLK2輸出端與50 Ω負載相連（見圖5）。
3. 通過一條SMA電纜將CLK2輸出端與信號源分析儀相連（見圖5）。
4. 測量信號的抖動性能。
圖6顯示了ADF4351輸出端的相位噪聲，均方根抖動為325.7 fs。圖7顯示了ADCLK948輸出端的相位噪聲。均方根抖動為330.4 fs。
ADCLK948的加性抖動計算如下：√(330.4(sup)2(/sup) - 325.7(sup)2(sup)) = 55.5 fs rms。ADCLK948數據手冊中的額定值為75 fs rms。
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