CPCI總線在數字化電臺中的設計

① 根據CPCI規范的要求，為了減小單板上的CPCI總線的信號線分支（stub）對總線的影響，必須對總線信號進行串聯電阻匹配。PCB的布線特征阻抗應設計為65Ω±10%，匹配電阻阻值為10Ω。需要加串聯匹配電阻的信號包括：AD0～AD31、C/BE0#～C/BE3#、PAR、FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#以及INTA#、INTB#、INTC#、INTD#。而且，從接插件J1或J2到PCI2050相應管腳，總的信號線長度要小于63.5mm（2.5英寸）。其中，從接插件插針到串聯電阻的PCB連線長度小于15.2mm（0.6英寸）。所以，對上述信號在實際中使用10Ω排阻作為端接終端電阻進行串聯的匹配。

② 在CPCI總線的設計中，對于GNT#0～GNT#6、REQ#0～REQ#6和二級時鐘輸出SCLKOUT0～SCLKOUT6等引腳根據CPCI規范對系統卡的要求，也需要加上相應的10Ω端接終端電阻。

③ 根據規范要求，對CPCI總線接口來說，對系統卡的一些PCI信號輸出需要進行上拉，且上拉電阻必須被放置在端接終端電阻靠近CPCI J1、J2連接器的一側上。可以在設計時對PCI2050的二級總線側的相應信號通過8.2kΩ電阻上拉。需要上拉的電阻包括：FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#、INTA#、INTB#、INTC#、INTD#、GNT#0～GNT#9、REQ#0～REQ#9等。

④ 對于二級時鐘輸出，PCI2050的二次側有10個時鐘輸出S_CLKOUT[0..9]，這些時鐘輸出可以通過相關寄存器分別使能。同時，為了保證PCI2050的二級PCI總線時鐘和其他時鐘輸出同步，應將S_CLK引腳經一個75Ω電阻反饋到S_CLKOUT9引腳，如圖1所示。

圖1 PCI2050的時鐘連接
⑤ PCI2050提供的JTAG邊界掃描接口TDI、TDO、TMS、TCLK、TRST#，這些引腳可以與CPCI規范定義的J1連接器上的相應引腳直接連接。