三線制同步串行通信控制器接口設計

從圖2中可看到，通過復位信號rst n、片選信號CS、門控信號strobe和讀寫信號RW等的不同組合，實現邏輯控制功能。通過異步四位計數器SN54HC161的計數功能，使得移位寄存器SN54HC164順利進行數據的串／并轉換，將8位并行數據通過8位D觸發器SN54HC374鎖存在內部總線上等待系統接收。在輸出端，通過雙D觸發器SN54HC74產生中斷信號int，通知系統內的微處理器進行數據接收操作。
三線制同步串行通信控制器發送接口硬件電路如圖3所示。
從圖3可知，系統時鐘start-clk通過分頻電路模塊產生發送時鐘原始信號code-clk，用于電路的時鐘狀態控制。系統內的微處理器將要發送的8位并行數據通過8位D觸發器SN54HC377，將數據鎖存在其Q端口等待發送，然后在異步四位計數器SN54HC161的計數功能控制下，移位寄存器SN54HC165進行數據的并／串轉換操作。在輸出端，通過雙D觸發器SN54HC74產生中斷信號，然后開始通過單向總線驅動器SN54HC244進行幀同步信號、時鐘信號及數據的發送操作。
2．2 基于CPLD／FPGA的接口結構設計
為解決傳統硬件電路元器件多，功耗大，體積大等缺點，利用CPLD／FPGA技術，同時結合VHDL硬件描述語言設計三線制同步串行通信控制器接口已成為一種必然，結合三線制同步串行通信機理，設計出了基于CPLD／FPGA的三線制同步串行通信控制器接口內部結構，其功能結構如圖4所示。

整個三線制同步串行通信控制器接口的內部結構主要由時鐘分頻模塊、系統接口控制邏輯、數據接收模塊、數據發送模塊等四大模塊構成。
時鐘分頻模塊主要用于數據收／發模塊產生同步時鐘信號。系統接口控制邏輯主要用于各種邏輯功能信號的控制，同時還可以接收_中斷仲裁邏輯模塊產生的中斷信號，控制數據的接收或者發送操作。數據接收模塊是三線制同步串行通信控制器接口進行數據接收的核心部分，其模塊結構如圖5所示。