基于FPGA的鎖相環位同步提取電路設計

摘  要：本文介紹了一種鎖相環位同步提取電路的組成和工作原理，并用FPGA實現了該電路，給出了實測的波形。

關鍵詞：位同步；數字鎖相環；FPGA

概述

　　同步是通信系統中一個重要的問題。在數字通信中，除了獲取相干載波的載波同步外，位同步的提取是更為重要的一個環節。因為只有確定了每一個碼元的起始時刻，才能對數字信息作出正確的判決。利用全數字鎖相環可直接從接收到的單極性不歸零碼中提取位同步信號。

　　一般的位同步電路大多采用標準邏輯器件按傳統數字系統設計方法構成，具有功耗大，可靠性低的缺點。用FPGA設計電路具有很高的靈活性和可靠性，可以提高集成度和設計速度，增強系統的整體性能。本文給出了一種基于FPGA的數字鎖相環位同步提取電路。

圖1　數字鎖相環位同步提取電路框圖

圖2　基于FPGA的鎖相環位同步提取電路

數字鎖相環位同步

提取電路的原理

數字鎖相環位同步提取電路框圖如圖1所示。

　　本地時鐘產生兩路相位相差p的脈沖，其頻率為fo=mRb，Rb為輸入單極性不歸零碼的速率。輸入信碼的正、負跳變經過過零檢測電路后變成了窄脈沖序列，它含有信碼中的位同步信息，該位同步窄脈沖序列與分頻器輸出脈沖進行鑒相，分頻比為m。若分頻后的脈沖相位超前于窄脈沖序列，則在“1”端有輸出，并通過控制器將加到分頻器的脈沖序列扣除一個脈沖，使分頻后的脈沖相位退后；若分頻后的脈沖相位滯后窄脈沖序列，則在“2”端有輸出，并通過控制器將加到分頻器的脈沖序列附加一個脈沖，使分頻后的脈沖相位提前。直到鑒相器的“1”、“2”端無輸出，環路鎖定。

基于FPGA的鎖相環

位同步提取電路
　
　　該電路如圖2所示，它由雙相高頻時鐘源、過零檢測電路、鑒相器、控制器和分頻器組成。

雙相高頻時鐘源

　　該電路由D觸發器組成的二分頻器和兩個與門組成，它將FPGA的高頻時鐘信號clk_xm變換成兩路相位相反的時鐘信號，由e、f輸出，然后送給控制電路的常開門G3和常閉門G4。其中f路信號還作為控制器中的D1和D2觸發器的時鐘信號。實際系統中，FPGA的高頻時鐘頻率為32.768MHz，e、f兩路信號頻率為32.768/2=16.384MHz。

過零檢測電路

　　該電路見圖2中gljc部分，它由D觸發器和異或門組成。過零檢測的輸出脈沖codeout的寬度應略大于f路信號一個周期，但為了減少鎖相環的穩態誤差，該輸出脈沖不宜過寬。實際系統中，過零檢測電路的時鐘信號clkin由FPGA的高頻時鐘四分頻得來，這樣輸出的脈沖寬度約是f路信號的兩個周期。

鑒相器

　　該電路由兩個與門組成，分別是超前門G1和滯后門G2。過零檢測電路的輸出信號b與位定時信號clkout一起進入鑒相器，若clkout超前b，則滯后門G2被封鎖，輸出為0，超前門G1的輸出端有窄脈沖輸出；若clkout滯后b，則超前門G1被封鎖，輸出為0，滯后門G2的輸出端有窄脈沖輸出。

分頻器

　　該電路對應于圖2中div64部分。輸入的信號頻率是256KHz，e、f兩路信號的頻率均為16.384MHz，故該電路完成16384/256=64的分頻功能。當控制電路無超前或滯后控制脈沖輸出時，D1的Q端為0，D2的Q端也為0，常開門G3處于打開狀態，常閉門G4處于關閉狀態，e路信號通過常開門G3、異或門G5到達64分頻器的輸入端，經分頻后產生穩定的位定時信號。

控制器

　　分頻器輸出的位定時信號clkout與過零檢測脈沖b進行相位比較。當位定時信號clkout超前于b時，超前門G1有正脈沖輸出。在觸發脈沖f的上升沿，D1觸發器的Q端由低變高，經過非門后，使常開門G3關閉一個時鐘周期，將e路脈沖扣除一個，使clkout相位向滯后方向變化一個時鐘周期。
當位定時信號clkout滯后于b時，滯后門G2有正脈沖輸出。在觸發脈沖f的上升沿，D2觸發器的Q端由低變高，使常閉門G4打開一個時鐘周期，在分頻器輸入端添加一個脈沖。

圖3  輸入的信碼與提取的位同步信號

實際結果

　　以上是全數字鎖相環的電路工作原理，全部電路在Altera的EP1K30TC144-1芯片上實現。該芯片的工作頻率選為32.768MHz，也作為位同步提取電路的本地高頻時鐘，另外，該時鐘信號四分頻后還作為過零檢測電路的時鐘。輸入的單極性不歸零碼的碼元速率為256kb/s。從輸入信碼中提取的位同步信號如圖3所示，從波形上看，該全數字鎖相環位同步提取電路能很好地從輸入的信碼中提取位同步信號。■