意法負責歐洲低功耗納電子研究項目

意法半導體宣布該公司被任命為歐洲新的集成電路研究項目CLEAN（NanoCMOS 系統芯片泄漏功率控制）的負責人。 這個為期三年的研究項目是由歐洲委員會提供資金的，項目目標是探討65nm以下CMOS設計的泄漏電流的控制方法，延長電池使用壽命，降低電子產品功耗。
隨著65nm以下制造技術的芯片的快速發展，降低泄漏電流成為一個越來越重要的問題。電路設計工程師承認，如果不能找到并采用一個適當的對策，泄漏電流將是影響下一代電路及系統呈現精彩紛呈的應用性能的主要障礙。 
要想在市場上取得成功，進而在65nm以下的芯片制造能力上居領先水平，如何降低泄漏電流著一問題，必須在設計范疇內得到解決，因為連續的改進制造工藝無法克服下一代半導體產品不斷上升的泄漏電流。
 
在這個項目下開發出來的新一代泄漏功率模型、設計方法及技術和原型ＥＤＡ（電子設計自動化）工具可望能夠有效處理泄漏問題，即便是在非常復雜的系統中，也能最大限度地降低功率泄漏。
在CLEAN項目內，ST將管理協調一個由14個歐洲合作伙伴組成的研發聯盟的全部活動，這些成員組成了一個獨一無二的技術能力組合（半導體廠商、ＥＤＡ廠商和享譽全球的科研院所），同時，ＳＴ還可以適當地調配所需資源，以確保全部的項目目標都能取得成功。
“ CLEAN項目將有助于解決65nm以下技術節點的技術缺陷，特別是泄漏電流、制程變異性和可靠性低等技術難題，”CLEAN項目的負責人意法半導體先進系統技術部研發項目經理Roberto Zafalon表示，“這個項目的開發成果將有助于降低下一代芯片的功耗，同時還能提高設計效率，進而加強對這些芯片的更高復雜性的管理能力。” 
CLEAN項目的開發成果預計會跨躍從建模到優化、從設計方案到設計方法及工具等低泄漏設計的不同層面。因為項目參與者的特殊的技術能力組合，以及歐洲委員會的大力支持，CLEAN的開發成果將會給歐洲納電子行業在不同應用領域（如消費電子和ＥＤＡ工具）的進步帶來巨大的商機。